专利名称：伪周期逻辑信号生成器的制作方法
技术领域：
本发明涉及伪周期逻辑信号生成器，其可以用于许多应用，特别地通 过射频驱动多火花塞谐振器而用于机动车辆的等离子点火应用。
背景技术：
在现代机动车辆点火领域中，多火花塞MSP与传统火花塞相比呈现 出实质上的革新和几何差异。这种MSP在FR 03-10766、 FR 03-10767、 FR 03-10768、 FR 04-12153和FR 05-00777中有详细描述。
MSP包括谐振器，其谐振频率Fe依赖于高频，通常在4至6MHz之 间。对这种MSP的控制需要其频率Fp尽可能接近频率Fe的周期控制信号。 本申请人的专利申请FR 05-12769描述了实践细节和这种射频点火的最佳 频率控制的限制。MSP及其相关谐振器的Q因子Q较高，()=90至100。 由此推出带宽A①相对较窄，该带宽按照关系式Aco = 1/Q而与Q因子成反 比。对MSP的控制因而需要等于谐振频率Fe的控制频率Fp,准确度大于 10 KHz,或相关频率的±0.2%。
为了生成具有上述准确度的周期控制信号，已知地4吏用包括压控振荡 器(VCO)的相似解决方案。这种解决方案具有下列缺点对干扰的高敏 感性、难以对频率^it化以及通常的复杂度。
使用通过对基准时钟进行整数除法而使用数字解决方案也是已知的。 通过考虑期望频率的准确度，这种解决方案需要基准频率大于2.5 GHz的 设备时钟频率。这种处理器的成本使其无法用于机动车辆行业
发明内容
本发明通过提出一种基于工作在最大等于几百MHz的基准频率Fref 的时钟的伪周期逻辑信号生成器而消除了上述缺点。这种生成器生成频率 Ffix的周期信号，所述频率是通过对用校正因子C定期修改的基准频率做 整数除法而获得的，所述校正因子被应用于其周期之一以生成具有中频 Fmean = Fflx ± C的伪周期信号。
本发明的目的是一种伪周期逻辑信号生成器，包括基准时钟，其能 够生成周期为Tw的基准信号；逻辑存储装置，其作为输出而提供所存储 的逻辑状态并且,皮控制成在接收到脉冲时改变状态；第一生成装置，其能
够在基本时间间隔Tsee-KxTref结束时生成额定脉冲，其中K是整数；第 二生成装置，其能够生成在修改的时间间隔T，sec = (K±l) X Tref结束时生成
偏置脉冲；选择装置，其能够在所述第一生成装置与第二生成装置之间选 择生成这样的脉沖的装置该脉冲将所述逻辑存储装置控制成纳入用于纠
正平均周期的偏置^^冲从而生成具有平均周期
的伪周期信号，其中K是整数，而L是O至l之间的真实的纠正因子。
根据本发明的设备的优点是使之能够利用基准频率相对较低的时钟、
以接近于期望频率的中频准确度来控制MSP的谐振器。
根据本发明的设备的另一优点是实现了对K和L的简单确定，其中K
则aw
和L分别基于比率2;的整数部分和分数部分。
根据本发明的另一特征，所述生成器还包括第三生成装置，其能够在 截短的时间间隔
r, ^、
《,
_ 2 .
结束时生成提前(advanced)脉冲，所述选择装置能够选择该第三生成装 置以使得前M个脉冲是提前脉冲。
根据本发明的i殳备的另 一优点因而是避免在开始生成伪周期信号序列 时在受控晶体管的端子上出现超电压。
所述i殳备的另 一优点是限制晶体管端子上的切换损耗，因为晶体管端
6子上的电压和电流在共振频率上异相为Tl。
本发明还涉及射频点火电路，该电路包括在频率上控制谐振电路以生 成等离子的所述生成器。
通过阅读下面结合附图作为说明而给出的详细描述，本发明的其他特
征、细节和优点将变得更明显，其中
图1示出了周期基准信号和例如由根据本发明的生成器生成的伪周期 信号的相比较的时间图2示出了根据本发明的生成器的实施例；
图3示出了伪周期信号的开始的时间图；和
图4概略地说明了射频点火。
具体实施例方式
图1以相比较的时间示出了周期为TVef的周期基准信号以及指示了由
根据本发明的生成器生成的伪周期信号2的信号。
在整个说明书中，作为数字应用的实例而假设这样的基准时钟周期 Tref = 8 ns (Fref = 125 MHz)，并且期望生成具有中频Tmean = 170 ns的目标 信号。通过对于基准时钟做整数除法，只能够获得成基准周期Tw的倍数 的周期，即160 ns ( xlO )或是176 ns ( xll)。
本发明的原理在于生成长度为基准周期的倍数的信号周期并且通过定 期修改校正周期的长度来校正信号的平均周期。所述修改可能在于通过分
别增加或收缩基准周期Tref来分别延长或缩短所述校正周期。参考图1,
信号2包括长度为Tsec = KxTref的半周期，这里K= 10。根据校正因子L，
半周期T鄉被长度为T，sedK+l)xTref的校正半周期定期替换，该校正半 周期在这里被延长。可选地，这个校正周期可以被截短一长度 T，sec = (K-l)xTref。
为了返回数字应用的实例，通过使用延长的周期，参数K=10和
7L二0.625使之能够获得Tme加-170ns的平均周期。同样，通过使用截短的 周期，参数KM1和L询.375使之能够获得相同的平均周期。
为了生成这种信号，生成器包括能够递送周期为1Vef的基准信号1的
基准时钟5，图2概略地示出了这种生成器的实施例。逻辑存储装置6被 用来对所生成的信号2整形。这个存储装置6在输出端62提供所维持的逻 辑状态(0或1)。这个存储装置6可以被输入端61控制，因为输出状态 62每当存储装置6在其输入端61收到脉冲时改变。在剩余的应用部分中， 脉沖被看作是脉冲信号或指示状态改变的信号，例如前沿。这种脉冲无论 其形式如何都是由接收器存储装置6和发送器脉冲生成装置联合限定的。 所述生成器还包括第一生成装置7，其能够在基本的时间间隔
Tse^^KxTref结束时从所述基准信号1中生成额定脉沖，其中K是整数；
第二生成装置8，其能够在修改的时间间隔T，sec = (K±l)xTref结束时从所 述基准信号1中生成偏置脉冲。
应当观察到，如果Tref是基准信号的周期，则Tsee和T，see (和下文将
描述的T"see)是具有伪周期信号2的半周期的齐次时间。伪周期信号2被
构造成一个半周期接着另 一个半周期。
所述生成器还包括选择装置10、 12，其能够在第一生成装置7和第二 生成装置8之间选择生成控制所述逻辑存储装置6的脉冲的生成装置。所 述选择器IO、 12负责以序列发送由第一生成装置7生成的额定脉冲，并且 将^^皮安排用来校正平均周期的、定期的偏置脉冲纳入所述序列中，逻辑存 储装置6因而接收后随有偏置脉冲的额定脉冲序列。这使得伪周期信号2
的生成重复地包含由长度为Tw的半周期和长度为T，see的修改周期构成的
序列。所生成的伪周期信号2因而具有平均周期T咖训，该平均周期可以通 过对至少N个半周期取平均值来计算，或者
其中K是整数而L是介于0和1之间的真实校正因子。 获得下面的关系式，
8mc肌 — ret — K + L
2T f — 2F ——
ret mean ，
其中Fm,作为伪周期信号2的中频。通过标识，可以从中推导出生成器配
置参数K和L之间的简单关系式以及周期比的一半或频率比的一半的整数
部分
「 F 、
V " w」、二J meow 乂
和小数部分
、mra/7 乂
有必要区分时间间隔增加的情况和时间间隔缩短的情况。在时间间隔增加
的情况下，获得T，sec = (K+l)xTref， K=EiLL=F。在时间间隔缩短的情况 下，获得T，sec = (K-l)xTref， K=E+liL=l-F。
考虑针对基准时钟而选择的频率(自发地限于几百MHz)以及4.17 MHz至6.25MHz之间的伪周期信号的期望的目标中频，整数K有利地在 10至15之间。
伪周期信号2有利地被用来控制MSP。图4示出了用于这种火花塞的 电路。这个电路包括用作谐振器的子电路20，该子电路被构造成围绕包括 电阻Rs、电感Ls和电容Cs的RLC串联电路。当用接近于其本征频率Fc 的频率信号Fp激励其输入端26时，这个谐振器20在火花塞的电极24与 25之间生成火花。另一个子电路21包括由电容Cp及与其并联的电感Lp 组成的并联LC。这个电路将电压V2转换成放大电压Va,该放大电压是 在连接到谐振器20的输入端26的MOS晶体管22的端子处被提供的。伪 周期信号2被注入晶体管22的栅极23。所述晶体管22用作开关并且当信 号2处于高(或低)逻辑状态时发送(或阻塞)输入端26处的电压Va。
所述多火花塞当其谐振器20被伪周期信号2激励时在其电极24和25 之间生成火花。为了控制火花生成，信号2不是永久性的，而是以序列的 形式呈现。在序列开始处，对谐振器20的驱动的开始产生了一种导致晶体
9管端子22处的超电压的瞬态特性。这个超电压可以变得大于永久特性的额 定电压并且是有害的，因为它需要尺寸超标的电子部件。消除或至少减小 这种超电压的一种方式是减少信号2的第一个半周期的持续时间。
为此，所述生成器有利地包括第三生成装置9，其能够在截短的时间
间隔
结束时从所述基准信号1中生成提前脉冲，从而使得时间间隔的生成至少 短于限定额定半周期的基本时间间隔的两倍。因子K/2有利地是整数。除 法运算器在这里有利地是欧几里德除法器。选择装置IO、 11、 12被设计成 能够选择所述第三生成装置9以使得控制所述逻辑存储装置6的前M个脉 冲是提前脉冲。M取l至序列半周期的总数目。因此，对于前M个序列 半周期，逻辑存储装置6生成截短的半周期。
为了减少部件的成本，基准时钟的周期Tref有利地在lns至200ns之 间，或者时钟频率在5MHz至lGHz之间。根据优选实施例，基准时钟的 周期lVef等于8ns，这对应于125MHz的频率。
有利地，逻辑存储装置6包括反向逻辑触发器DQ6，其优选地借助于 回路63而自维持。
根据一个实施例，生成装置7、 8、 9包括计数器7、 8、 9，该计数器 可以被参数化并且能够对基准周期Tref的整数p计数且在计数结束时生成 脉沖。所述计数器连至基准时钟5并且接收计数参数p。
第一生成装置7以p=k而被参数化从而生成额定半周期。第二生成装 置8分别以P=K+1或P=K-1而被参数化从而分别生成延长的或缩短的半 周期。第三生成装置9以P=K/2或任何更小的整数而被参数化从而在每个 序列开始时生成截短的半周期。
有利地，第一生成装置7、第二生成装置8和第三生成装置9^皮组合 成单个生成装置7、 8、 9,其轮流以P-K、 P=K±1和P=K/2而被参数化。 参数化的选择可以由选择装置IO、 11、 12来执行。
根据本发明的有利特征，选择器10、 11、 12包括累加器12，其针
10对由生成装置7、 8、 9生成的每个脉冲而增加一增量Inc，该增量是根据 所期望的频率校正来确定的；和，倍增器IO、 11,其可以在参数K、 K±l 和K/2之间被选择。生成装置7、 8、 9之一经由支路13向累加器12通知 脉沖的生成。倍增器可以是单个的或者是分为两个部件IO、 11，如图2所 示。针对序列的前M个脉沖而在序列开始时经由支路19选择参数K/2。 然后，在稳定状态下，在K和K士1之间进行选择。默认地，选择器10将 参数K发送至生成装置7、 8、 9以生成额定脉沖。当它达到饱和时，累加 器12就经由支路14选择参数K士1以生成修改的脉冲。
累加器12的功能是确定应当在何时将偏置脉沖插在基本脉冲之间。为 此，累加器12包括n比特的寄存器，并且因而可以取值为2"。为了考虑 获得期望的中频Fm咖所必需的频率校正，增量Inc因而等于
这因而当脉冲延迟时(即当时间间隔增加时)给出
之"Frac
或者当脉沖提前时(即当时间间隔缩短时)给出
2"
1 — Frac
在这里，Rounded函数是指最接近的整数。每次生成脉冲时寄存器就递增。 当所述寄存器到达或超出值2n时就达到饱和；因而经由支路14为脉冲选 择^tK士l。周期性寄存器有利地可以永久递增。应当指出，在这个实施 例中，无须对半周期直接计数即可获得信号的中频Fm咖。这个频率因而非 常接近于目标频率，在所执行的舍入之内。因此，以累加器12的n维寄存 器而获得了增加的准确度。
累加器12的8比特寄存器满足应用的准确度需求。
返回数字应用的实例，为了获得具有基准周期为Tref = 8ns的平均周期 Tmean = l70ns，对于配备有8比特寄存器的累加器12而言，如果校正半周 期延长，则所使用的增量Inc应当等于
ii2 Frac
170
、、
乂乂
=i o柳t/ed(256 x 0.625) = 160 = /"c
这种情况对应于K40，而如果校正半周期缩短，则增量Inc应当等于
… 170
2'
1 — Frac
2x8
=i ow"tfec/(256 x 0.375) = 96 = /"c
这种情况对应于K-ll。
根据一个实施例，所述生成器包括寄存器16、 17、 18、 15，其具有参
数K、 K士l和K/2并且具有能够使得中频Fme训被设定的增量IllC。考虑这
些值，这些寄存器有利地是针对K、 K士1和K/2的4比特寄存器16、 17、 18以及针对增量Inc的8比特寄存器15。
为了确定伪周期信号2的序列，所述生成器还包括可调节的定时装置 (未显示)，该定时装置能够限制所述伪周期逻辑信号2的生成持续时间。
为了正确地控制MSP，有利地在50jis至500jis之间调节所述持续时间。
对于根据本发明的生成器的先前的功能描述并不意味着所使用的技 术。本领域技术员知道所描述的原理可以按照几个实施例来实现。
所述生成器可以用离散逻辑部件来制造，例如逻辑门、计数器、累加 器等等。
所述生成器也可以用专用集成电路(ASIC)的专用逻辑部件来制造。 所述生成器也可以用微控制器、微处理器或现场可编程门阵列 (FPGA)的至少一个可编程部件来制造。
权利要求
1. 一种平均周期为Tmean的伪周期逻辑信号的生成器(2)，其特征在于，包括-基准时钟(5)，其能够生成周期为Tref的基准信号(1)；-逻辑存储装置(6)，其作为输出(62)而提供所存储的逻辑状态并且可以被控制成当收到脉冲时改变状态；-第一生成装置(7)，其能够在基本的时间间隔Tsec＝K×Tref结束时从所述基准信号(1)中生成额定脉冲，其中K是整数；-第二生成装置(8)，其能够在修改的时间间隔T’sec＝(K±1)×Tref结束时从所述基准信号(1)中生成偏置脉冲；-选择装置(10、12)，其能够在所述第一生成装置(7)与所述第二生成装置(8)之间选出生成控制所述逻辑装置(6)的脉冲的装置，定期地纳入用于校正所述平均周期的偏置脉冲从而生成平均周期为的伪周期信号(2)，其中K是整数并且L是介于0和1之间的真实的校正因子。
2.根据权利要求1所述的生成器，还包括第三生成装置(9)，其能够在截短的时间间隔结束时从所述基准信号(1)中生成提前脉冲，所述选择装置(10、 11、 12)能够选择所述第三生成装置(9)以使得控制所述逻辑存储装置(6)的前M个脉冲是提前脉冲。
3. 根据权利要求1或2所述的生成器，其中，所述基准时钟(5 )的周期TVef是lns至200ns。
4. 根据权利要求1至3中任一项所述的生成器，其中，所述逻辑存储装置(6)包括自维持的反向逻辑触发器(6)。
5. 根据权利要求1至4中任一项所述的生成器，其中，生成装置(7、 8、 9)包括计数器(7)，该计数器可被参数化并且能够对基准周期Tref 的整数数目p计数且在计数结束时生成脉冲。
6. 根据权利要求5所述的生成器，其中，所述第一生成装置(7)以 P=K而被参数化，所述第二生成装置(8)以P=K±1而被参数化，并且所 述第三生成装置(9)以P=K/2而被参数化。
7. 才艮据权利要求6所述的生成器，其中，所述第一生成装置(7)、 所述第二生成装置(8)和所述第三生成装置(9)被组合成单个生成装置(7、 8、 9 ),该单个生成装置轮流以P=K、 P=K±1和P=K/2而被参数化。
8. 根据权利要求1至7中任一项所述的生成器，其中，所述选择装 置(10、 11、 12)包括-累加器(12),其针对由生成装置(7、 8、 9)生成的每个脉冲而增 加一增量hc，该增量是根据所期望的频率校正来被确定的；和-倍增器(10、 11),其可以在参数K、 K±l和K/2之间被选择从而 对生成装置(7、 8、 9)参数化，以使得 -针对前M个脉冲而选择参数K/2; -然后默认地选择参数K;-当所述累加器(12)达到饱和时选择参数K士1。
9. 冲艮据权利要求8所述的生成器，其中，所述累加器(12)包括n 比特寄存器，并且当脉冲^J^迟时所述增量Inc等于而当脉冲提前时所述增量Inc等于<formula>formula see original document page 3</formula>
10.根据权利要求8或9所述的生成器，还包括用于存储所述参数K、 K±l和K/2的4比特寄存器(16、 17、 18 )，以及用于存储所述增量Inc 的8比特寄存器(15 )。
11. 根据权利要求1至10中任一项所述的生成器，还包括可调节定时 装置从而限制所述伪周期逻辑信号(2)的生成持续时间。
12. —种射频点火电路，其特征在于，包括根据权利要求l至ll中任 一项所述的生成器(2 )、晶体管(22 )和谐振电路(20 )，所述生成器(2 ) 按照所述伪周期逻辑信号来控制经由所述晶体管(22 )至所述谐振电路(20 ) 的功率转换，从而在频率上控制所述谐振电路(20)以生成等离子火花。
全文摘要
一种平均周期为T<sub>mean</sub>的伪周期逻辑信号的生成器，包括周期为T<sub>ref</sub>的基准时钟(5)；收到脉冲时改变状态的逻辑存储装置(6)；用于在基本的时间间隔T<sub>sec</sub>＝K×T<sub>ref</sub>结束时生成额定脉冲的第一装置(7)，其中K是整数；用于在修改的时间间隔T’<sub>sec</sub>＝(K±1)×T<sub>ref</sub>结束时生成偏置脉冲的第二装置(8)；选择装置(10、12)，其能够选择生成脉冲的装置，以便为了生成伪周期信号而定期地纳入偏置脉冲来校正平均周期。一种为生成等离子火花来进行射频点火而对谐振器的驱动的应用。
文档编号H03K5/00GK101501632SQ200780030064
公开日2009年8月5日 申请日期2007年7月27日 优先权日2006年8月30日
发明者A·阿涅雷, F·德洛雷因, J·库约 申请人:雷诺股份公司