专利名称：工作周期校正系统的制作方法
工作周期4交正系统
本申请为申请日是2005年4月30日、申请号是 No.200510068744.8、发明名称、为"工作周期4交正"的中国专利申；青的 分案申请，其全部内容结合于此作为参考。
背景技术：
数字电路需要一时钟信号以进行操作，而典型地，该时钟信号则 是藉由一石英振荡器以及相关的电路系统而加以提供，但其通常并不 会提供一具有一50%工作周期的时钟信号，举例而言，该时钟信号可以 具有45%的一工作周期，而其中，该时钟信号的逻辑高时间会占该工作 周期的45% ,以及该时钟信号的逻辑低时间则是占该工作周期的剩余55 %。
一种需要一时钟信号之电路的型态为存储器，例如，动态随机存 取存储器(DRAM)，同步动态随片踏取存储器(SDRAM),以及双倍数 据传输率同步动态随机存取存储器(DDRSDRAM),而对于高频操作的 存储器电路而言，则需要一具有一尽可能接近50%之工作周期的时钟信 号，以使得该存储器可以在该时钟信号的该逻辑高以及逻辑低部分两 者上皆具有大约相等的时间，以用于传输数据，并且，一50%的工作周 期也允"i午对在一存卡者器电3各中上升續^t据(raising edge data)以 及下降》彖凄t据(falling edge data )进4亍闩锁(latching)的最大 时间量。
发明内容
本发明的 一 实施例提供 一 种工作周期校正电路，而该工作周期校 正电路则是包括一平均电路，配置以接收一第一信号以及一第二信号， 并提供一第三信号， 一工作恢复电路，配置以接收该第三信号以及一 第四信号，并提供一具有较该第一信号更接近50 o/。之一工作周期的第五 信号，以及一同步镜像延迟电路，配置以接收该第五信号，并提供该
第二信号。
本发明的实施例是以接下来的图式^f故为参考而有更好的了解，且 该等图式的组件并没有必要相关于彼此而成比例，相同的参考符号则 是代表相对应的相似部分。
图1:其为用以举例说明一包括一工作周期校正电路之存储器系统 的一实施例的一方块5图2:其为用以举例说明一工作周期校正电路之一实施例的一方块
图3a:其为用以举例说明一工作周期恢复电路之一实施例的一方 块图3b:其为一时序图，以举例说明用于该工作周期恢复电路之信
号时序的一实施例；
图4:其为用以举例说明一校正电路之一实施例的一方块图5a:其为用以举例说明平均电路(averaging circuit )之一
实施例的一方块图5b:其为用以举例说明该瓶跟电路之一实施例的一示意图； 图5c:其为一时序图，以举例-说明用于该平均电^各之4言号时序的
一实施例；
图5d:其为 一曲线图，以举例i兌明该平均电^各之两个输入之间的 延迟与该平均电路之一个输入以及输出之间的延迟之间的关系的实施 例；
图6:其为一时序图，以举例说明用于一同步镜像延迟电路 (synchronous mirror delay circuit )之4T号曰于序的一实施侈'J;
图7:其为一时序图，以举例i兌明用于该才交正电3各之信号时序的一 实施例；
图8:其为一时序图，以举例说明用于该校正电路之该输出信号的 一部4分的一实施例；
图9:其为一曲线图，以举例i兌明工作周期百分比与该工作周期才交 正电路之周期数量的一曲线图10:其为一时序图，以举例说明用于该工作周期校正电路之信 号时序的一实施例；
图11:其为用以举例说明一已改善之校正电路的一实施例的一方 块图12:其为一曲线图，以举例说明工作周期百分比与该已改善之
工作周期校正电路之周期数量的一曲线图；以及
图13:其为用以举例说明一已改善之工作周期校正电路的一实施 例的一图式。
具体实施方式
图1为用以举例说明一包括一工作周期校正电路之存储器系统100 的一实施例的一方块图。该存储器系统100包括一半导体芯片102以 及一存储器电路106，而该半导体芯片102则会通过通信连结而被电耦 接至该存储器电^各106,且该半导体芯片102包括工作周期4交正电路 110，其中，该工作周期校正电路IIO被电耦接至外接时钟(CLKEXT) 信号路径112,反相(inverted)外接时钟(bCLk EXT )信号路径114, 已校正时钟(CLK COR )信号路径116,以及反相已校正时钟(bCLK COR ) 信号^各径118。
工作周期校正电路110则会于信号路径112之上接收该CLKEXT信 号，以及在信号路径114之上接收该bCLkEXT信号，且其中，该CLKexT 信号的工作周期以及该相对应bCLkEXT信号的工作周期并非50%，而该 工作周期校正电路110则是会藉由利用 一 同步镜像延迟电路 (synchronous mirror delay circuit)， 以it"i亥CLk ext^^"号的工 作周期以及该bCLK ext信号的工作周期更接近一特定的工作周期，例 如，50%，而校正该工作周期，接着，工作周期电路110会于信号路径 116之上输出该CLk ext信号以及在信号路径118之上输出该bCLk e灯信 号，在一个实施例中，工作周期才交正电-各110会将该时4中信号的该工 作周期校正至50 % ,而该已校正之时钟信号则是会被使用于存储器电路 106的才喿作之中。
存储器电游-106会通过通信连结104而与该芯片102进行通信， 而在一个实施例中，该CLK ext信号以及该bCLK ext信号则是会通过该 通信连结104而被递送至存储器电路106，以用于在存储器电路106以 及芯片102或另一装置之间传递数据，另外，该存储器电路106包括 一随机存取存储器(RAM),动态随机存取存储器( DRAM),同步 动态随机存耳睹储器(SDRAM),双倍数据传输率同步动态随机存取存 储器(DDRSDRAM)，或其它适合的存储器，而在一实施例之中，存 储器电路106以及芯片106则为一单一的半导体芯片。
图2为用于举例-说明工作周期4交正电^各110之一实施例的一方块 图。工作周期4交正电3各110包招4交正电3各130以及136，以及工作恢 复电路(工作RES) 134以及140，其中，该校正电路130的bCLK输 入端系会通过该bCLK ext^f言号^各径114 一皮电井禺4妄至该才交正电^各136的该 CLK输入端，而该41正电路130的CLK输入端则是会通过该CLK ext信号路径112^皮电耦^妄至该4交正电^各136的该bCLK输入端。
该才交正电^各130的输出端会通过时钟專lr出(clock out) ( CLK OUT ) 信号^各径132而纟皮电耦接至该工作恢复电i 各134的输入端A以及该工 作恢复电路140的输入端B，而该校正电路136的该输出端则是会通过 反相时钟输出(inverted clock out ) ( bCLK OUT )信号路径138而 被电耦4妄至该工作恢复电^各134的输入端B以及该工作恢复电^各140 的输入端A,并且，该工作恢复电路134的该输出端会被电耦接至CLK cor信号路径116，以及该工作恢复电^各140的该输出端会^皮电耦接至 bCLK coR信号蹈4圣118，而在一 实施例中，工作恢复电^各130或工作恢 复电路140并不被包含在工作周期校正电路110之中。
该校正电路130的该bCLK输入端会在信号路径114之上接收该 bCLKuxT信号，以及该校正电路130的该CLK输入端会在信号路径112 之上接收该CLKEXT信号，并且，该校正电路130会通过CLKouT信号路径 132而将该CLK ouT信号输出至该工作恢复电i 各134的该输入端A以及输 出至该工作恢复电路140的该输入端B，此外，该CLK。uT信号则会具 有比起该被输入该校正电路130之CLK ext信号更为接近50 %的一工作周 期。
该校正电路136的该CLK输入端会在信号路径114之上接收该 bCLkEXT信号，以及该才交正电路136的该bCLK输入端会在信号路径112 之上接收该CLKEXT信号，并且，该校正电路136会通过bCLk。uT信号 3各径138而将该bCLK ou"言号lt出至该工作恢复电^各134的该输入端B 以及输出至该工作恢复电^各140的该输入端A,此外，该bCLk。uT信号 则会具有比起该被输入该校正电路136之bCLK EXT信号更为接近50 % 的一工作周期。
该工作恢复电路134的该输入端A会通过信号路径132而自该校 正电3各130处4妻收该CLK out信号，以及该工作恢复电路134的该l叙入 端B会通过信号^各径138而自该校正电i 各136处接收该bCLk out信号， 并且，该工作恢复电路134会以该CLK ouT信号以及该bCLK out信号作 为基础而在信号路径116之上输出该CLK cor信号，其中，该CLK COR 信号则会具有等效于该CLK ouT信号之上升缘以及该bCLK out信号之上 升缘之间之时间的一逻辑高时间，以及该CLK coR信号会具有等效于该 bCLK ouT信号之上升缘以及该CLK ouT信号之上升缘之间之时间的一逻l辱j氐时间。
该工作恢复电路140的该输入端A会通过信号路径138而自该校 正电路136处接收该bCLK out信号，以及该工作恢复电3各140的该输 入端B会通过信号路径132而自该4交正电路130处接收该CLK out信号， 并且，该工作恢复电路140会以该bCLK ouT信号以及该CLK out信号作 为基础而在信号路径118之上输出该bCLKcoR信号，其中，该bCLKcoR 信号则会具有等效于该bCLk ouT信号之上升缘以及该CLK qut信号之上升 缘之间之时间的一逻辑高时间，以及该CLK coR信号会具有等效于该CLK
out信号之上升缘以及该bCLk ouT信号之上升缘之间之时间的一逻辑低时间。
在操作时，该CLK coR信号具有与该CLK ext信号相同的周期时间， 以及比起该CLK ext信号更接近50 %的一工作周期，至于该bCLK c。r信 号则是会具有与该bCLK ext信号相同的周期时间，以及比起该bCLK Ext 信号更接近50%的一工作周期。
图3a为用以举例说明一工作恢复电路150的一实施例的一方块图， 其中，该工作恢复电路150相似于该工作恢复电路134以及该工作恢 复电路140,而该工作恢复电路150则是包括有工作恢复区块，输入路 径A152， l!r入3各径B154,以及llr出^各径C158。
图3b为一曲线图159,以举例说明用于该工作恢复电路150之信 号时序的一实施例，其中，该曲线图159举例说明了于输入路径A 152 之上的信号A160,于输入路径B154之上的信号B162,以及于输 入路径C158之上的信号C164,再者，为了响应信号A的上升缘 166,信号C164会于168处转换至一逻辑高，以及为了响应信号B的 上升缘170,信号C164会于172处转换至一逻辑4氐，而在该信号C164 的该上升缘168以及该信号C164的下降缘172之间的时间则是会相 等于在该信号A160之该上升缘166以及该信号B162的该上升缘170 之间的时间，另夕卜，为了响应该4言号A160的下一个上升全彖174,该 信号C164则会再次地于176处转换为一逻辑高，而这程序则是会为 了该信号A160的每一个上升缘以及该信号B162的每一个上升缘而 加以重复。
图4为用以举例i兌明一才交正电^各200之一实施例的一方块图，其 中，该才交正电^各200相似于该冲交正电3各130，且该才交正电3各200也相似于该校正电路136,除了该等bCLX ext信号以及该CLK ext信号愉 入进行交换之外，并且，该4交正电^各200会包括平均电^各(averaging circuits ) 210以及214，工作恢复电3各204，延迟电3各213，以及同 步镜像延迟电路(SMD) 206，其中，该工作恢复电路204相似于该工 4乍十灰复电^各150。
114,且该平均电3各210的该等输入端A以及B即为该等校正电^各130 以及136的该等bCLK输入端，并且，平均电i 各210的输出端C会通过 已延迟的反相时钟(DEL—bCLK)信号路径212而被电耦接至该工作恢 复电路204的输入端A，再者，该平均电路214的输入端A会被电耦接 至该CLKEXT信号路径112,以及该平均电路214的输入端B会通过同 步镜像延迟输出(SMA—OUT)信号路径208而被电耦接至SMD206。
平均电^各210的该输入端A即为该等一交正电^各130以及136的该 CLK输入端，该平均电路214的输出端C会通过平均(AVE)信号路径 202而被电耦接至该工作恢复电路204的输入端B,该工作恢复电路204 的该输出端C会通过时钟(CLK)信号^各径218而一皮电耦接至该延迟电 ^各213的输入端以及SMD206的一输入端，该工作恢复电^各204的该 举命出端C即为该等才交正电^各130以及136的该l斩出端，以及该延迟电 路213的输出端会通过同步镜像延迟输入(SMDjN)信号路径216而 一皮电耦4妄至SMA206。
平均电路210的该等输入端A以及B会在信号路径114之上接收 该bCLkexT信号，以及该平均电路210的该输出端C会通过信号路径 212而将该DEL—bCLK信号输出至该工作恢复电路204的该输入端A，而 在该信号路径212上的该DEL—bCLK信号则会是一已延迟的bCLK ex丁信 号，在此，该延迟相同于通过平均电路214的该延迟。
平均电路214的该输入端A会在信号路径112之上接收该CLK EXT 4言号，以及该平均电3各214的该豸lr入端B会通过^f言号赠4圣208而自 SMD206接收该SMD一OUT信号，并且，该平均电路214的该输出端C 会通过信号^各径202而将该AVE信号输出至该工作恢复电3各204的该 输入端B，其中，该AVE信号在该CLKEXT信号的该上升缘以及该 SMD一OUT信号的该上升缘之间具有一上升缘。
工作恢复电^各204的作用类^f以于该工作'恢复电^ 150。该工作恢复电路204会于该信号路径212之上接收该DEL—bCLK信号，并且，会 通过信号路径218而将该CLK信号输出至该延迟电路213以及该 SMD206，而其中，该CLK信号则是具有相等于在该DEL—bCLK信号 的该上升缘以及该AVE信号的该上升缘之间之时间的一逻辑高时间。
该延迟电路213会接收该CLK信号，并会延迟该CLK信号，以通 过该平均电i 各214而补偿该延迟，以及通过该工作恢复电^各204而补 偿该延迟，再者，该延迟电路213也会通过信号路径216而将该已延 迟的CLK信号，SMD—IN,输出至该SMD206。
该SMD206会接收该CLK信号以及该SMD—IN信号，并会将该 SMD—OUT信号输出至该平均电路204的该输入端B，其中，该SMD—OUT 信号会在该CLK信号的该下降缘之后具有于该CLK信号之一逻辑高时 间处的一上升缘，正将以图6作为而进行更进一步详细叙述。
图5a为举例i兌明一平均电^各220之一实施例的一方块图，该平均 电^各220为相合乂于该平均电^各210,以及该平均电^各214,其中，该平 均电路220包括平均电路(average circuit ) 226,输入路径A222, 输入^各径B224,以及输出^各径C228 。
图5b为用于更详细举例说明该平均电路220的一示意图，其中， 该平均电路220包括反相器230, 234,以及236,而该反相器230的 输入端会4皮电耦接至该输入路径A222,以及该反相器230的输出端会 通过^各径232而一皮电耦4姿至该反相器236的输入端以及该反相器234 的输出端，再者，该反相器234的输入端会被电耦接至该输入路径 B224，以及该反相器236的输出端会被电耦接至该输出路径C228。
图5c为一时序图240,以举例说明用于该平均电路220之信号时 序的一实施例。该时序图240包括于该输入路径A222之上的信号 A242,于该输入^各径B224之上的信号B244,以及于该输出3各径C228 之上的信号C246，其中，该信号C246具有位在该信号A242的一上 升缘250以及该信号B244的一上升缘252之间的一上升缘248，而 在该信号A242之该上升缘250以及该信号C246之该上升缘248之 间的时间标示于254,以及在该信号A242的该上升缘250以及该信号 B244的该上升缘252之间的时间标示于256，在一实施例中，该信 号B244的该上升缘会走在该信号A242之该上升纟彖的前端。
图5d为一曲线图260,以举例i兌明在该时间256以及该时间254之间的关系的三个实施例。该x轴256为该信号A242的该上升缘250以及该信号B244的该上升缘252之间之时间(TIME ( A-B ))的绝对值，以及该y轴254为该信号A242之该上升缘250以及该信号C246之该上升缘248之间之时间(TIME(A-C))的绝对值，并且，基于该平均电^各220的:&计，该时间254为该时间256的 一 函凄t ，该函凄t定义如下方程式I
TIME (A - C) = [TIME (A - B)〗X
其中，X为曲线图260之曲线的斜率。
曲线262a， 262b,以及262c代表于输入路径A222,输入路径B224,以及输出^各径C228之间没有延迟之平均电路220的三个理想函凄史，在此情况下，乂于曲线262a而言，X=0.4,对曲线262 b而言，X=0.5,以及对曲线262c而言，X=0.6。
曲线266a， 266b,以及266c代表平均电路220的三个非理想函数，并解释为于输入路径A222,输入路径B224,以及输出路径C228之间的一延迟，在此情况下，对曲线266a而言，X=0.4,对曲线266b而言，X=0.5,以及对曲线266c而言，X=0.6,再者，若TIME
(A-B)为低时，则该平均电路220会作用为一理想的平均电路，如在268所标示者，不过，当TIME (A-B)增加时，平均电^各220并非为理想的运作，如在270所标示者，这是因为，该平均电3各220则是以即将进行校正之该时钟信号的频率以及所需的工作周期校正量作为基础而加以i殳计，如在该信号B244之该上升纟彖位在该信号A242之该上升^彖前面的一实施例中，TIME( A-C )会^皮在该信号B244之该上升缘以及该信号C246之该上升缘之间的时间(TIME ( B-C ))所取代。
图6为一时序图280,以举例说明用于同步4竟像延迟电路206之信号时序的一实施例。该时序图280包括于该信号路径218之上的CLK信号292,于该信号路径216之上的SMD—IN信号294,以及于该信号路径208之上的SMD—OUT信号296，其中，该CLK信号292会通过延迟电路213而进行延迟，以提供该SMD一IN信号294进行如282所标示的延迟，并且，该SMD—OUT信号296在相等于该CLK信号292于该下降缘284之时间加上如286处所标示之在该SMD_IN信号294
12的该上升缘298以及该CLK信号292的该下降缘284之间之时间的时间处具有一上升缘288，而该时间286则是等同于于290处所标示的时间。此程序会为了该CLK信号292的每一个周期而加以重复。
图7为一时序图300,以举例说明用于校正电路200之信号时序的一实施例。该时序图300包括于路径112之上的CLKext信号302,于路径114之上的bCLKEXT信号304,于路径212之上的DEL—bCLK信号306，于^各径208之上的SMD—OUT信号296，于路径202之上的AVE信号308,于3各径218之上的CLK信号292,以及于^各径216之上的SMD—IN信号294 。
该DEL—bCLK信号306通过该平均电3各210而产生自bCLK e灯信号，该AVR信号308的第一上升纟彖314产生自该CLK Ex"言号该上升端312,而该AVE信号308的该上升端314则是会通过该工作恢复电路208而产生该CLK信号292的上升缘310，且该CLK信号292的该上升缘310会通过该延迟电^各213而产生该SMD—IN信号294的该上升缘316，再者，该CLK信号292的下降缘324则是通过该工作恢复电路204而产生自该DEL—bCLK信号306的该上升缘322。
该SMD—OUT信号296的上升缘318会在一时间322之后自该CLK信号292的该下降缘324发生，其中，该时间322会相等于该时间320,而其则是在该SMD—IN信号294的该上升缘316以及该CLK信号292的该下降纟彖324之间的时间，以及，该平均电^各214会自该SMD—OUT信号296的该上升缘318产生该AVE信号308的上升缘326，并且，该AVE信号308的该上升缘328会通过该工作恢复电路204而产生该CLK信号292的上升缘330。此程序则会为了该CLK ext信号302的每一个周期而加以重复。
图8为一时序图400,以用于举例说明该CLK信号292之一部分的实施例。该CLK信号292包括逻辑高时间部分TH^ 402,逻辑高时间部分THn 406,标示为Dn 404之位在该SMD—OUT信号296的该上升纟彖以及该CLK ext信号302的该上升缘之间的时间，标示为Cn 408之位在该SMD—OUT信号296的该上升缘以及该CLK信号292的该上升桑彖之间的时间，以及标示为Rn 410之位在该CLK信号292的该上升纟彖以及该CLKEXT信号302的该上升缘之间的时间，其中，该"n"表示该CLK信号292的周期数量，而THn-n THn, Dn, Cn，以及Rn的关系则如下所方程式II
Dn - ( T"c - 2 TH")方程式IIICn = X Dn方程式IV
Rn - Dn - Cn
方程式V<formula>formula see original document page 14</formula>
其中，T ，为该CLK ext信号302的周期时间，5为该CLK ext信号302的工作周期，以及X为在用于该平均电路220之曲线图260中之曲线的杀+率，举例而言，乂于一具有一 40%之工作周期，5=0.4以及X=0.4，的CLKext信号而言，CLK信号292则会造成TH0= 0.4 'Tcyc， TH产0.52 T cyc, TH2=0.448 T cyc， TH3=0.4912 T cyc,TH4=0.46528 T cyc, TH5=0.1803 T cyc, TH6=0.4718 T甲等。
图9为一曲线图430,以举例i兌明该工作周期百分比432与该周期数量343间之一曲线436的一实施例.该曲线430表示在施行完方程式11-V之后之该CLK信号292的工作周期，并且，当该周期数量增力口时，该曲线436的该工作周期百分比则会于 一 中心点43 8附近振荡，而在数个周期之后，基于该CLKEXT信号302的该工作周期以及Rn的最终值，该曲线436则是会到达一稳定状态，其中，Rn的该最终值加以标示为(3 ，而该(3的数值则计算如下
方程式VI
<formula>formula see original document page 14</formula>
利用方程式n-vi，即可以决定该工作周期4交正的最纟冬凄t量，
举例而言，对一具有一40%之工作周期，5=0.4,的CLKext信号以及一具有X=0.6的平均电路而言，该CLkEXT信号该工作周期则会被校正至45.7%，而该具有一 60%之工作周期，5=0.6,的相对应bCLkEx丁信号，以及一具有X=0.6的平均电^各则是可以加以4交正至54.3 % 。
图10为一时序图450,以举例说明用于该工作周期校正电路110之信号时序的一实施例。该时序图450包括于路径112之上的CLkexT信号302,于路径132之上的CLk。uT信号452，于路径114之上的bCLkext信号304,于路径138之上的bCLK out信号454,以及于路径116之上的CLKcor信号456。对此实施例而言，该才交正电^各130的平均电^各以及该校正电路136的平均电路皆为X:0.6，所以，该CLkexT信号302的该工作周期为40% ，以及该bCLkexT信号304的该相对应工作周期为60%。
该具有一工作周期40 %的CLk ext^[言号302会通过该才交正电3各130而进行校正，以产生具有一工作周期47.5 。/。的CLkouT信号452，以及该具有一工作周期60 %的bCLk ext信号304会通过该才交正电3各136而进行校正，以产生具有一工作周期54.3%的bCLk。uT信号454，再者，该CLk out信号452的上升缘458会通过该工作恢复电路134而产生该CLkcor信号456的上升缘460,以及该bCLk 。ut信号454的上升缘462会通过该工作恢复电路134而产生该CLkcoR信号456的下降缘464。此程序会为了该CLkEXT信号302的每一个周期进行重复，且该CLkc。R信号456的工作周期系为50%。
图11为用以举例i兌明— 一 已改善之4交正电^各500的一 实施例的一方块图。该已改善之校正电^各500可以一皮用以取代该校正电3各130，以及该已改善之校正电路500亦可以藉由交换该等bCLk EXT信号以及该CLkEXT信号输入而被用以耳又代该校正电^各136，再者，该已改善之校正电^各500包括「才交正电^各502以及504,以及平均电3各510,其中，该才交正电路502以及校正电路504相似于校正电路200，而该平均电路510则是会相似于该平均电路220 。
该校正电路502的bCLk输入端会被电耦接至bCLk EXT信号路径114，以及该校正电路502的CLK输入端会通过CLk ,out信号路径506而被电耦接至该平均电路510的输入端A,再者，该校正电路504的bCLK!命入端会^皮电耦4妄至该bCLkEXT信号^各径114,以及该校正电3各504的CLk输入端会被电耦接至该CLkexT信号路径112,并且，该校正电路504的输出端会通过CLk2ouT信号路径508而被电耦接至该平均电路510的输入端B,以及该平均电路510的该输出端会被电耦接至信号路径512。
该校正电路504则会加以致能于该校正电路502之后的一个时钟
15周期。该CLkEXT信号为已藉由该4交正电i 各502进4亍4交正的工作周期，以通过该信号路径506而将该CLK K)UT信号输出至该平均电路510,以及该CLkexT信号亦为已藉由该校正电路504进行校正的工作周期，以通过该信号路径506而将该CLK 201^信号输出至该平均电路510，其中，该CLK 2out信号相似于CLK muT信号，但较该CLK iouT信号延迟一个时钟周期，并且，该CLK^uT信号以及该CLK2ouT信号则是藉由平均电路510而进行平均，再者，该已改善的才交正电路500也可以藉由交换该等bCLKEXT信号以及该CLKEXT信号输入而被用于取代该校正电路136，以校正该bCLK EX"f号的该工作周期。
图12举例i兌明一曲线图550，以i兌明工作周期百分比552与周期凄t量554间之一曲线560的一实施例。曲线556标示在信号^各径506上之该CLK muT信号的该工作周期552，且该曲线556则会于一中心点562,例如，50%，附近振荡，以及曲线558标示在信号^各径508上之该CLK2ouT信号的该工作周期552,且该曲线558亦会于一中心点562附近振荡，其中，该曲线558相似于该曲线556，但会延迟一个时钟周期，并且，曲线560标示在信号路径512上之该平均电路510之输出信号的该工作周期552，且该曲线560则会接近该中心点562。因此，该改进的校正电路500会造成于该信号路径512上之该输出信号中的较少跳动。
图13为用于举例说明一已改善之工作周期4交正电^各600之一实施例的一方块图。该已改善之工作周期校正电^各600包括工作周期校正电^各110a以及110b,而该等工作周期一交正电^各110a以及110b则是相似于工作周期校正电路110。
该工作周期校正电路110a的bCLK输入端会被电耦接至该bCLKExW言号3各径114,以及该工作周期4交正电^各110a的该CLK豸lr入端会被电耦接至该CLKEXT信号路径112，再者，该工作周期校正电路110a的该CLK coR输出端会通过信号路径602而被电耦接至该工作周期校正电路110b的该bCLK输入端，以及该工作周期校正电路110a的该bCLKccm输出端会通过信号路径604而被电耦接至该工作周期校正电路110b的该CLK输入端，并且，该工作周期4交正电^各110b的该CLKcoi^俞出端会被电耦接至该CLKcoR信号路径116,以及该工作周期校正电路110b的该bCLK coR输出端会被电耦接至该bCLK cxm信号路径118。4壬^r合适凄t量的该工作周期4交正电3各iio皆可以^皮津禹^妾在一起而
成为工作周期校正电i 各110a以及工作周期校正电^各110b，以4是供一 已改进之工作周期校正电路，并且，每一个连续的工作周期校正电路 110都会更进一步地改善在前之工作周期才交正电^各110的工作周期才交 正。
权利要求
1.一种工作周期校正系统，包括一第一电路，配置以接收一时钟信号，以及输出一具有较该时钟信号更接近50％之一第一工作周期的已校正时钟信号；一第二电路，配置以接收一反相时钟信号，以及输出一具有较该反相时钟信号更接近50％之一第二工作周期的已校正反相时钟信号；以及一第三电路，配置以接收该已校正时钟信号以及该已校正反相时钟信号，以及输出一具有较该已校正时钟信号以及该已校正反相时钟信号更接近50％之一第三工作周期的一第一信号。
2. 根据权利要求1所述之工作周期校正系统，其中，该第一电路 包括一平均电路，配置以接收该时钟信号以及一第二信号，并提供一 第三信号；一工作恢复电路，配置以接收该第三信号以及该反相时钟信号， 并提供该已校正时钟信号；以及一同步镜像延迟电路，配置以接收该已校正时钟信号，并提供该 第二信号。
3. 根据权利要求1所述之工作周期校正系统，其中，该第二电路 包括一平均电路，配置以接收该反相时钟信号以及一第二信号，并提 供一第三信号；一工作恢复电路，配置以接收该第三信号以及该时钟信号，并提 供该已校正反相时钟信号；以及一同步镜像延迟电路(synchronous mirror delay circuit), 配置以接收该已校正反相时钟信号，并提供该第二信号。
4. 根据权利要求1所述之工作周期校正系统，其中，该第三电路 乃配置以提供，具有于该已校正时钟信号之一过渡上的一第一过渡， 以及于该已校正反相时钟信号之一过渡上的一第二过渡的该第一信—，
5. 根据权利要求4所述之工作周期校正系统，其中，该第一过渡乃是一上升缘，该第二过渡乃是一下降缘，该已校正时钟信号的该过 渡乃是一上升缘，以及该已校正反相时钟信号的该过渡乃是一上升缘。
6. 根据权利要求1所述之工作周期校正系统，其中，该第一电路 包括一第一平均电路，配置以接收该时钟信号以及一第二信号，并提 供一第三信号；一第一工作恢复电路，配置以接收该第三信号以及该反相时钟信 号，并提供一第四信号；一第一同步镜像延迟电路，配置以接收该第四信号，并提供该第二信号；一第二平均电路，配置以接收该时钟信号以及一第五信号，并提供一第六信号；一第二工作恢复电路，配置以接收该第六信号以及该反相时钟信号，并提供一第七信号；一第二同步镜像延迟电路，配置以接收该第七信号，并提供该第五信号；以及一第三平均电3各，配置以^接收该第四信号以及该第七信号，并提供该已校正时钟信号，其中，该第二平均电3各，该第二工作恢复电^^,以及该第二同步 镜像延迟电路乃会加以致能于该第一平均电路，该第一工作恢复电 路，以及该第 一 同步镜像延迟电路之后的 一个时钟周期。
7. 根据权利要求1所述之工作周期校正系统，其中，该第二电路 包括一第一平均电路，配置以接收该反相时钟信号以及一第二信号，并提供一第三信号；一第 一 工作恢复电路，配置以接收该第三信号以及该时钟信号，并提供一第四信号；一第一同步镜像延迟电路，配置以接收该第四信号，并提供该第 二信号；一第二平均电路，配置以接收该反相时钟信号以及 一 第五信号，并提供一第六信号；一第二工作恢复电路，配置以接收该第六信号以及该时钟信号，并提供一第七信号；一第二同步镜像延迟电路，配置以接收该第七信号，并提供该第 五信号；以及一第三平均电路，配置以接收该第四信号以及该第七信号，并提 供该已校正反相时钟信号，其中，该第二平均电3各，该第二工作恢复电3各，以及该第二同步 镜像延迟电路乃会加以致能于该第一平均电路，该第一工作恢复电 路，以及该第 一 同步镜像延迟电路之后的 一个时钟周期。
8. 根据权利要求1所述之工作周期校正系统，其更包括 一第四电路，配置以接收该已校正时钟信号，以及输出一具有较该已才交正时钟信号更接近50 %之一第四工作周期的一第二已校正时钟 信号；一第五电路，配置以接收该已校正反相时钟信号，以及输出一具 有较该已校正反相时钟信号更接近50 %之一第五工作周期的一第二已 校正反相时钟信号；以及一第六电路，配置以接收该第二已校正时钟信号以及该第二已校 正反相时钟信号，以及输出 一具有较该第二已校正时钟信号以及该第 二已校正反相时钟信号更接近50 %之一第六工作周期的 一第二信号。
9. 根据权利要求1所述之工作周期校正系统，其中，该第一信号 的该工作周期为50%。
全文摘要
一工作周期校正电路包括一平均电路，配置以接收一第一信号以及一第二信号，并提供一第三信号，一工作恢复电路，配置以接收该第三信号以及一第四信号，并提供一具有较该第一信号更接近50％之一工作周期的第五信号，以及一同步镜像延迟电路，配置以接收该第五信号，并提供该第二信号。
文档编号H03K5/135GK101656526SQ20081014676
公开日2010年2月24日 申请日期2005年4月30日 优先权日2004年4月30日
发明者A·明佐尼 申请人:英飞凌科技股份有限公司