专利名称：：具有经改善的脉宽调制频率分辨率的系统、方法及设备的制作方法
技术领域：
：本发明涉及具有数字脉宽调制(PWM)能力的数字装置，且更特定来说涉及具有经改善的PWM频率分辨率的数字装置。此申请案主张由BryanKris(布赖恩克里斯)于2007年6月28日申请的题为"用于改善脉宽调制频率分辨率的系统、方法及设备"的共同拥有的美国临时专利申请案第60/946,810号的优先权，所述临时专利申请案借此出于所有目的以引用方式并入本文中。備"使用脉宽调制(PWM)控制器的功率转换技术通常使PWM信号的工作循环、相位或频率发生变化以控制电源中的功率流动。模拟或数字PWM控制器可用于PWM信号产生。不管使用何种PWM信号产生技术，一般目的是提供尽可能大的分辨率以最小化电源中的输出电压波纹。对于模拟PWM信号产生，难以随温度、过程且在经受环境噪声条件的范围时产生稳定且一致频率的PWM信号。具有高频率分辨率的PWM信号的数字产生极为困难。PWM信号产生器通常使用具有相关联的比较器的数字计数器及PWM周期寄存器。此典型PWM电路的频率分辨率是由驱动所述计数器的时钟信号的频率确定。为获得一(l)纳秒的频率分辨率，必须以lGHz(十亿赫兹)信号对所述计数器时钟计时。在许多技术中，不可能获得这一高操作频率，所需功率消耗太高及/或成本令人望而却步。大多数普通功率转换控制器是借助不需要高频率时钟来实现频率分辨率的模拟电路来实施。在电源设计技术中已知增加PWM产生器计数器的时钟速率来改善频率分辨率。此方法在较低频率下针对例如电动机控制的应用良好地起作用，但针对较高频率功率转换电路变得不切实际。极少数公司尝试提供微控制器及/或具有高分辨率数字PWM产生器的数字信号处理器来服务功率转换市场。在历史上，视为重要的PWM参数是工作循环(PWM脉宽)。仅在最近，"共振模式"功率转换电路才变得"流行"，因为想要改善功率转换效率。共振模式功率转换使用PWM频率来控制功率流动而非PWM工作循环
发明内容因此，在PWM系统中需要较高频率分辨率。根据本发明的教示，使用电路来以协调方式控制PWM周期及PWM相位两者的变化以便实现较高PWM频率分辨率。在PWM系统中，频率抖动在PWM产生器以交替方式以两个不同的频率操作时发生。合成效应是两个所选频率的算术平均。然而，在共振模式功率转换电路中使用频率抖动将在称为"极限循环"的过程中产生波纹电流及电压这不是在PWM功率系统中所要行为。周期性信号的相移涉及在信号传播穿过电路时改变所述电路的信号延迟。如果所述延迟随着信号通过电路而发生变化，那么所述信号将失真，资^7,^"/^AZi:^"^^或^"^o相移信号类似于在"短时间"基础上移位信号的频率。然而，要求无限延迟电路连续不断地改变信号的频率是不可能的事。因此，根据本发明的教示，使用PWM计数器与可变延迟电路的频率抖动的组合以可实现的电路组件及时钟操作频率产生经改善的PWM频率分辨率。例如，可控延迟在第一PWM循环期间延长PWM周期。在第二PWM循环期间，将PWM周期增加到超过所要量，但在此第二PWM循环期间减小延迟以实现正确(所要)的PWM信号周期。周期是频率的倒数且两者将在本文中可互换地使用。PWM信号周期的抖动使所述延迟电路能够被"复位"使得不需要无限延迟电路。所述延迟元件提供短期(一个循环)频率调整，使得所得PWM循环不抖动且具有在所要频率分辨率下的周期。观察此频率/周期分辨率优化(具有比在给定时钟频率下通常将可能实现的频率控制更精细精细的频率控制)的另一方式是考虑周期值的最低有效位(LSB)表示PWM循环的扩展。可编程延迟电路可在PWM循环期间加上延迟，因此有效地延长所述PWM循环。但在随后PWM循环，所述延迟电路将需要不断向其加上更多延迟。在几个PWM循环之后，此要求变成不可能的事。不可构造无限延迟元件。在许多经扩展的(经延迟的)PWM循环之后，可临时增加PWM计数器周期值使得将PWM周期延长到超过已规定的值。为补偿过长周期，可减小延迟电路的延返以将PWM周期调整到所规定的值。此过程允许延迟元件在先前"绞上"之后"松开"。根据本发明的具体实例性实施例，一种具有经改善的脉宽调制(PWM)频率分辨率的设备包括周期寄存器(302)，其用于存储脉宽调制(PWM)周期值；控制逻辑(316)，其耦合到所述周期寄存器(302)的最低有效位(LSB);加一有效周期加法器(306)，其耦合到所述周期寄存器(302)且具有耦合到所述控制逻辑(316)的进位输入，其中当所述进位输入处于第一逻辑电平时，给所述PWM周期值加上一(1);周期比较器(308)，其耦合到所述加一有效周期加法器(306)并在所述进位输入处于第二逻辑电平时接收所述PWM周期值且在所述进位输入处于所述第一逻辑电平时接收所述PWM周期值加一；时钟计数器(310)，其用于对来自时钟源的时钟脉冲进行计数，所述时钟计数器(310)耦合到所述周期比较器(308)，其中所述周期比较器(308)将来自所述时钟计数器(310)的时钟计数与所述PWM周期值或来自所述加一有效周期加法器(306)的所PWM周期值加一相比较，由此所述周期比较器(308)在所述时钟计数大于或等于所述PWM周期值或所述PWM周期值加一时复位所述时钟计数器(310);工作循环寄存器(314)，其用于存储PWM工作循环；工作循环比较器(312)，其耦合到所述时钟计数器(310)及所述工作循环寄存器(314)，其中所述工作循环比较器(312)将所述PWM工作循环与所述时钟计数相比较，且每当所述时钟计数小于或等于所述PWM工作循环时，便从所述工作循环比较器(312)的输出产生第一逻辑电平，否则从其产生第二逻辑电平，借此产生第一PWM信号；延迟元件(320)，其耦合到所述工作循环比较器(312)的所述输出，其中所述延迟元件(320)延迟来自所述工作循环比较器(312)的所述第一PWM信号；多路复用器(322)，其耦合到所述延迟元件及所述工作循环比较器的所述输出，其中选择经延迟的第一PWM信号或未经延迟的第一PWM信号来从所述多路复用器(322)的输出产生第二PWM信号；及延迟触发器(318)，其耦合到所述控制逻辑(316)及所述多路复用器(322)，其中所述延迟触发器(318)的状态是由所述控制逻辑(316)依据最后选择了所述经延迟的第一PWM信号还是选择了所述未经延迟的第一PWM信号来控制，且所述延迟触发器(316)产生用于选择所述经延迟的第一PWM信号或所述未经延迟的第一PWM信号的多路复用器控制信号，由此所述第二PWM信号具有大致等于所述延迟元件(320)的时间延迟的PWM周期分辨率。根据本发明的另一具体实例性实施例，一种具有经改善的脉宽调制(PWM)频率分辨率的设备包括周期寄存器(402)，其用于存储脉宽调制(PWM)周期值，所述周期寄存器具有m个位，其中的n个位为最低有效位；延迟加法器(430)，其耦合到所述周期寄存器(402b)的所述n个最低有效位；延迟寄存器(432)，其耦合到所述延迟加法器(430)，每对所述延迟寄存器(432)时钟计时一次，便在所述延迟寄存器(432)中存储来自所述延迟加法器(430)的一值；加一有效周期加法器(306)，其耦合到所述周期寄存器(402a)及来自所述延迟加法器(430)的进位输出，其中当来自所述延迟加法器(430)的所述进位输出处于第一逻辑电平时，给来自所述周期寄存器(402a)的所述PWM周期值加上一(l);周期比较器(308)，其耦合到所述加一有效周期加法器(306)并在来自所述延迟加法器(430)的所述进位输出处于第二逻辑电平时接收所述PWM周期值且在来自所述延迟加法器(430)的所述进位输出处于所述第一逻辑电平时接收所述PWM周期值加一；时钟计数器(310)，其用于对来自时钟源的时钟脉冲进行计数，所述计数器(310)耦合到所述周期比较器(308)，其中所述周期比较器(308)将来自所述时钟计数器(310)的时钟计数与所述PWM周期值或来自所述加一有效周期加法器(306)的所述PWM周期值加一相比较，由此所述周期比较器(308)在所述时钟计数大于或等于所述PWM周期值或所述PWM周期值加一时复位所述时钟计数器(310)并对所述延迟寄存器(432)时钟计时；工作循环寄存器(314)，其用于存储PWM工作循环；工作循环比较器(312)，其耦合到所述时钟计数器(310)及所述工作循环寄存器(314)，其中所述工作循环比较器。12)将所述PWM工作循环与所述时钟计数相比较，且每当所述时钟计数小于或等于所述PWM工作循环时，便从所述工作循环比较器(312)的输出产生第一逻辑电平，否则从其产生第二逻辑电平，借此产生第一PWM信号；多个多抽头延迟元件(420)，所述多个多抽头延迟元件(420)串联耦合以产生来自所述工作循环比较器(312)的所述第一PWM信号的多个时间延迟，所述多个多抽头延迟元件(420)中的第一个多抽头延迟元件耦合到所述工作循环比较器(312)的所述输出；及多路复用器(322)，其耦合到所述多个多抽头延迟元件(420)、所述工作循环比较器(312)的所述输出及所述延迟加法器(430)的输出，其中所述延迟加法器(430)的所述输出控制选择所述多个多抽头延迟元件(420)中的哪一个多抽头延迟元件耦合到所述多路复用器(322)的输出以产生第二PWM信号，由此所述第二PWM信号具有大致等于所述多个多抽头延迟元件(420)中的单个多抽头延迟元件的时间延迟的PWM周期分辨率。可通过结合所附图式参照以下描述取得对本发明的更全面理解，其中图1图解说明由开关模式电源供电的电子系统的示意性框图；图2图解说明开关模式电源的示意性框图3根据本发明的具体实例性实施例图解说明具有单位延迟的数字PWM产生器的示意性框图4根据本发明的另一具体实例性实施例图解说明具有可选多位延迟的数字PWM产生器的示意性框图；且图5根据本发明的教示图解说明PWM波形的过程及精细频率分辨率的示意性时序图。虽然本发明易于作出各种修改及替代形式，但已在图式中显示并在本文中详细描述其具体实例性实施例。然而，应理解，本文中对具体实例性实施例的描述并非打算将本发明限于本文中所揭示的特定形式，而是相反，本发明打算涵盖如所附权利要求书所界定的所有修改及等效形式。具体实施例方式现参照图式，其示意性地图解说明具体实例性实施例的细节。在图式中，相同的元件将由相同的编号表示，且类似的元件将由带有不同小写字母后缀的相同编号表示。参照图1，其描绘由开关模式电源供电的电子系统的示意性框图。电子系统(通常由数字100表示)可包括电源(夠^7,开关模式电源102)，其可向电子系统100的电子电路104供应操作电压及电流。开关模式电源102可将电源电压106120VAC、48VDC等等)转换为由电子电路104所使用的所有所需操作电压。参照图2，其描绘开关模式电源的示意性框图。开关模式电源102可包括PWM控制电路208及充电电路210。充电电路210是由PWM控制电路208控制。PWM控制电路208具有控制PWM信号的频率的时钟电路。充电电路210包括至少一个功率切换元件(未显示)，例如，功率晶体管、功率场效应晶体管等。8参照图3，其根据本发明的具体实例性实施例描绘具有单位延迟的数字PWM产生器的示意性框图。术语"周期"及"频率"在本文中可互换地使用，因为周期及频率是彼此的倒数，如果周期分辨率得以改善，那么频率分辨率类似地得以改善。数字PWM产生器208可包括周期寄存器302、加一(+l)有效周期加法器306、周期比较器308、计数器310、工作循环比较器312、工作循环寄存器314、控制逻辑316、延迟触发器318、延迟元件320及多路复用器322。根据本发明的教示，上述数字PWM产生器208的新的、新颖且非显而易见的组件可包含加一(+l)有效周期加法器306、控制逻辑316、具有其相关联的多路复用器322的延迟元件320及延迟触发器318。可在不通过在周期寄存器302b的一部分中使时钟频率增加一"LSB"位的情况下改善频率/周期分辨率。如果周期寄存器302b的LSB位为非零，那么在有源PWM脉冲(工作循环)的去断言之后，控制逻辑316设定延迟触发器318以选择包含延迟元件320的PWM路径。此动作有效地扩展PWM信号324。在已设定周期寄存器302b的LSB位的下一PWM循环上，加一(+l)有效周期加法器306将使由PWM计数器310规定的PWM周期增加一个计数。对于所要PWM周期，此动作将使PWM信号扩展太多，但接着通过经由不包含延迟元件320的多路复用器322选择PWM输出路径来补偿PWM信号周期。通过将计数器310的值增加一来向所述计数器的值加上一个更多计数的动作允许延迟元件320从所述信号路径移除，因此允许所述过程针对随后PWM循环不断重复。经编程的PWM周期可经常改变。因此,根据本发明的教示，PWM周期/频率分辨率增强电路必须记得先前逻辑状态以确保延迟元件320不"饱和"并确保适当地应用周期调整逻辑。下表指示在图3中所揭示的电路的操作中发生的情况<table>tableseeoriginaldocumentpage9</column></row><table>其中DLY是延迟状态，1=延迟且0=不延迟。LSB是存储于周期寄存器302中的可在任一时间改变的所要周期的最低有效位。当ADD1=1时，有效计数器周期增加由延迟元件320所确定的一(l)增量。参照图4，其根据本发明的另一具体实例性实施例描绘真有可选多位延迟的数字PWM产生器的示意性框图。数字PWM产生器208a可包括周期寄存器402、加一(+l)有效周期加法器306、周期比较器308、计数器310、工作循环比较器312、工作循环寄存器314、多位加法器430、延迟寄存器432、多个多抽头延迟元件420及多路复用器322。根据本发明的教示，上述数字PWM产生器208a的新的、新颖且非显而易见的组件可包含加一(+l)有效周期加法器306、多位加法器430、延迟寄存器432及具有其相关联的多路复用器322的多个多抽头延迟元件420。频率/周期分辨率的n个额外位在周期寄存器402b的最低有效n位部分中。当非零值在周期寄存器402b的所述最低有效n位部分中时，在有源PWM脉冲(工作循环)的去断言之后使用多个多抽头延迟元件420将从一个到n-l个的延迟时间单位(可选)引入到PWM信号周期。此动作使PWM信号324有效地扩展选定的一个到n-l个时间单位。出于说明性目的而不借此形成任一限制，下文中描述数字PWM产生器208a对于n=3个位的操作的实例。数字
技术领域：
且受益于本发明的技术人员可易于理解PWM产生器208a对于任一n值的操作。对于此实例，延迟寄存器432为三位寄存器(N=3)。对于此实例，三位加法器430与延迟寄存器432相关联。在每个PWM循环的开始，加法器430给延迟寄存器432的内容加上以周期寄存器402b的三个最低有效位。来自加法器430的进位输出信号440耦合到加一(+l)有效周期加法器306的进位输入。加一(+l)有效周期加法器306不永久地变更周期寄存器402的内容。加一(+l)有效周期加法器306的输出提供由PWM产生器208a的时基(未显示)所使用的周期值。是加法器430的向加一(+l)有效周期加法器306的进位输入(ci)产生进位输出信号440(co)的过程使PWM循环周期抖动。周期寄存器402b的三个最低有效位确定周期抖动发生的速率。因此，如果周期寄存器402b的三个最低有效位全部为零，那么PWM周期将不抖动。如果周期寄存器402b的三个最低有效位等于001，那么所述抖动操作将每八个PWM循环发生一次。且如果周期寄存器402b的三个最低有效位等于100，那么所述抖动操作将每两个PWM循环发生一次。虽然加法器430的进位输出(co)控制PWM周期抖动，但延迟寄存器432的三个位内容(信号总线438)控制选自多个多抽头延迟元件420的延迟。然而，更新多个多抽头延迟元件420的选择(借助多路复用器322)在PWM循环结束期间优选地发生以最小化PWM信号324的失真。经由加法器430的进位输出(co)对加一(+l)有效周期加法器306的控制可在PWM循环期间大致在任一时间发生，因为对PWM周期的改变在PWM循环结束时经由周期比较电路(周期比较器308)而有效。想要使周期寄存器402及工作循环寄存器314在PWM循环结束时更新以准许PWM应用(例如，用户)在PWM循环期间更新PWM频率(周期)且PWM产生器208a的电路逻辑尽可能快地做出响应以最小化控制回路等待时间。在与相关联的时基计数器310翻回到零大致相同的时间处对延迟寄存器432时钟计时。此在周期比较器308在循环结束时复位时基计数器310时发生。图4中显示电路的操作的实例，其中111=15且11=3周期寄存器402为16个位宽，其中根据本发明的教示，"处理"周期寄存器402b的3个最低有效位以产生经改善的频率分辨率。多个多抽头延迟元件420的所需抽头数目等于2n-l=7个延迟抽头。如果多抽头延迟元件420是针对1纳秒分辨率来设计，那么所述七个抽头提供可借助多路复用器322的输入1-7来选择的1、2、3、4、5、6或7纳秒延迟。多路复用器322还具有耦合到不延迟抽头的输入(O)，賴^7,多个多抽头延迟元件420中的从工作循环比较器312的输出接收PWM信号的第一个多抽头延迟元件的输入。加法器430及其相关联的延迟寄存器432也是n个位宽并将数目与从0到2M的值相加且存储。每当加上周期寄存器402b及延迟寄存器432的n个较低位产生加法器430的进位输出信号440(溢位)时，便经由加一(+l)有效周期加法器306执行主要抖动操作。"复位"多抽头延迟元件420抽头选择在多位加法器430的求和过程中是自动的。对于具体第一实例，假定延迟寄存器402b的n个较低位中的值为OOl(十进制1)。延迟寄存器432将含有以下十进制值0、1、2、3、4、5、6、7。这些相同的值表示选定的延迟元件抽头。在第八循环，延迟寄存器432中的值为0，且由加法器430产生进位输出信号440。注意，抽头选择现回到零。对于具体第二实例，假定延迟寄存器402b的n个较低位中的值为OIO(十进制2)。延迟寄存器432将含有以下十进制值0、2、4、6。这些相同的值表示选定的延迟元件抽头。在第四循环，延迟寄存器432中的值为O，且由加法器430产生进位输出信号440。注意，抽头选择现回到零。对于具体第三实例，假定延迟寄存器402b的n个较低位中的值为011(十进制3)。延迟寄存器432将含有以下十进制值0、3、6。这些相同的值表示选定的延迟元件抽头。在第三循环，延迟寄存器432中的值为(3x3-8-l)，且由加法器430产生进位输出信号440。注意，抽头选择现回到'T'。每次加法器430产生执行频率"抖动"的进位输出信号440时，在此实例中，将延迟寄存器432中的总计值减小2n或"8"。这是执行"模数"算术的天生性质。参照图5，其根据本发明的教示描绘PWM波形的过程及精细频率分辨率的示意性时序图。图5(a)的波形显示相移怎样影响PWM循环频率。当波形550具有加到其的2个时间单位(钩^7,纳秒)的相位延迟时，合成波形552移位2个时间单位。相反地，当波形550的相位延迟减少2个时间单位时，产生合成波形554。图5(b)的波形显示可由4个时间单位调整的PWM计数器周期。波形558可仅从波形556改变4个时间单位的增量，此为计数器310(频率抖动)的时钟的频率/周期分辨率。图5(c)的波形显示根据本发明的教示可通过频率抖动以及时间延迟向来自工作循环比较器312的PWM输出的适当加上及移除(勿^7,借助延迟元件320及多路复用器322)由2个时间单位调整的PWM计数器周期。在第一周期期间，询波形560加上2时间单位延迟以产生PWM输出波形562的第一循环。在第二周期期间，移除所述2时间单位延迟，且使波形560抖动+4个时间单位以产生PWM输出波形562的第二循环。由于时钟频率分辨率仅为4个时间单位，因此通过移除2时间单位延迟而获得2个时间单位的有效周期/频率移位。向第一PWM周期值加上延迟，接着抖动到较长时间周期第二PWM周期值而不延迟的此顺序，接着再三重复此顺序允许具有较低时钟频率的PWM信号输出324的较精细频率分辨率。图4的n位实施例允许甚至更精细频率分辨率，其仅受到周期寄存器部分402b中的最低有效位的数目(n)及多抽头延迟元件420的时间单位分辨率的限制。虽然已通过参照本发明的实例性实施例描绘、描述及界定了本发明的实施例，但这些参照并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有相当大的修改、变更及等效形式，如相关
技术领域：
且受益于本发明的技术人员将想起。所描绘及描述的本发明的实施例仅为实例，而并非是对本发明的范围的穷尽说明。权利要求1、一种具有经改善的脉宽调制(PWM)频率分辨率的设备，所述设备包括周期寄存器(302)，其用于存储脉宽调制(PWM)周期值；控制逻辑(316)，其耦合到所述周期寄存器(302)的最低有效位(LSB)；加一有效周期加法器(306)，其耦合到所述周期寄存器(302)且具有耦合到所述控制逻辑(316)的进位输入，其中当所述进位输入处于第一逻辑电平时，给所述PWM周期值加上一(1)；周期比较器(308)，其耦合到所述加一有效周期加法器(306)并在所述进位输入处于第二逻辑电平时接收所述PWM周期值且在所述进位输入处于所述第一逻辑电平时接收所述PWM周期值加一；时钟计数器(310)，其用于对来自时钟源的时钟脉冲进行计数，所述时钟计数器(310)耦合到所述周期比较器(308)，其中所述周期比较器(308)将来自所述时钟计数器(310)的时钟计数与所述PWM周期值或来自所述加一有效周期加法器(306)的所述PWM周期值加一相比较，由此所述周期比较器(308)在所述时钟计数大于或等于所述PWM周期值或所述PWM周期值加一时复位所述时钟计数器(310)；工作循环寄存器(314)，其用于存储PWM工作循环；工作循环比较器(312)，其耦合到所述时钟计数器(310)及所述工作循环寄存器(314)，其中所述工作循环比较器(312)将所述PWM工作循环与所述时钟计数相比较，且每当所述时钟计数小于或等于所述PWM工作循环时，便从所述工作循环比较器(312)的输出产生第一逻辑电平，否则从其产生第二逻辑电平，借此产生第一PWM信号；延迟元件(320)，其耦合到所述工作循环比较器(312)的所述输出，其中所述延迟元件(320)延迟来自所述工作循环比较器(312)的所述第一PWM信号；多路复用器(322)，其耦合到所述延迟元件及所述工作循环比较器的所述输出，其中选择经延迟的第一PWM信号或未经延迟的第一PWM信号来从所述多路复用器(322)的输出产生第二PWM信号；及延迟触发器(318)，其耦合到所述控制逻辑(316)及所述多路复用器(322)，其中所述延迟触发器(318)的状态是由所述控制逻辑(316)依据最后选择了所述经延迟的第一PWM信号还是选择了所述未经延迟的第一PWM信号来控制，且所述延迟触发器(316)产生用于选择所述经延迟的第一PWM信号或所述未经延迟的第一PWM信号的多路复用器控制信号，由此所述第二PWM信号具有大致等于所述延迟元件(320)的时间延迟的PWM周期分辨率。2、如权利要求1所述的设备，其中时钟计数时间周期大致为所述延迟元件时间延迟的时间周期的两倍。3、如权利要求l所述的设备，其进一步包括供用作开关模式电源的充电电路。4、如权利要求3所述的设备，其进一步包括由所述开关模式电源供电的电子电路，其中所述电子电路及所述开关模式电源在电子系统中使用。5、一种用于改善脉宽调制(PWM)频率分辨率的方法，所述方法包括如下步骤(a)产生第一脉宽调制(PWM)周期；(b)将所述第一PWM周期延迟第一延迟时间；(c)从所述经时间延迟的第一PWM周期产生PWM信号的周期；(d)产生第二PWM周期；(e)从所述第二PWM周期产生所述PWM信号的下一周期；及(f)重复步骤(a)到(e)。6、如权利要求5所述的方法，其中所述第二PWM周期大致为所述第一PWM周期加两倍的所述第一延迟时间。7、一种具有经改善的脉宽调制(PWM)频率分辨率的设备，所述设备包括周期寄存器(402)，其用于存储脉宽调制(PWM)周期值，所述周期寄存器具有m个位，其中的n个位为最低有效位；延迟加法器(430)，其耦合到所述周期寄存器(402b)的所述n个最低有效位；延迟寄存器(432)，其耦合到所述延迟加法器(430)，其中每对所述延迟寄存器(432)时钟计时一次，便在所述延迟寄存器(432)中存储来自所述延迟加法器(430)的一值；加一有效周期加法器(306)，其耦合到所述周期寄存器(402a)及来自所述延迟加法器(430)的进位输出，其中当来自所述延迟加法器(430)的所述进位输出处于第一逻辑电平时，给来自所述周期寄存器(402a)的PWM周期值加上一(l);周期比较器(308)，其耦合到所述加一有效周期加法器(306)并在来自所述延迟加法器(430)的所述进位输出处于第二逻辑电平时接收所述PWM周期值且在来自所述延迟加法器(430)的所述进位输出处于所述第一逻辑电平时接收所述PWM周期值加一；时钟计数器(310)，其用于对来自时钟源的时钟脉冲进行计数，所述计数器(310)耦合到所述周期比较器(308)，其中所述周期比较器(308)将来自所述时钟计数器(310)的时钟计数与所述PWM周期值或来自所述加一有效周期加法器(306)的所述PWM周期值加一相比较，由此所述周期比较器(308)在所述时钟计数大于或等于所述PWM周期值或所述PWM周期值加一时复位所述时钟计数器(310)并对所述延迟寄存器(432)时钟计时；工作循环寄存器(314)，其用于存储PWM工作循环；工作循环比较器(312)，其耦合到所述时钟计数器(310)及所述工作循环寄存器(314)，其中所述工作循环比较器(312)将所述PWM工作循环与所述时钟计数相比较，且每当所述时钟计数小于或等于所述PWM工作循环时，便从所述工作循环比较器(312)的输出产生第一逻辑电平，否则从其产生第二逻辑电平，借此产生第一PWM信号；多个多抽头延迟元件(420)，所述多个多抽头延迟元件(420)串联耦合以产生来自所述工作循环比较器(312)的所述第一PWM信号的多个时间延迟，所述多个多抽头延迟元件(420)中的第一个多抽头延迟元件耦合到所述工作循环比较器(312)的所述输出；及多路复用器(322)，其耦合到所述多个多抽头延迟元件(420)、所述工作循环比较器(312)的所述输出及所述延迟加法器(430)的输出，其中所述延迟加法器(430)的所述输出控制选择所述多个多抽头延迟元件(420)中的哪一个多抽头延迟元件耦合到所述多路复用器(322)的输出以产生第二PWM信号，由此所述第二PWM信号具有大致等于所述多个多抽头延迟元件(420)中的单个多抽头延迟元件的时间延迟的PWM周期分辨率。8、如权利要求7所述的设备，其中时钟计数时间周期大致为所述延迟元件时间延迟的时间周期的两倍。9、如权利要求7所述的设备，其进一步包括供用作开关模式电源的充电电路。10、如权利要求9所述的设备，其进一步包括由所述开关模式电源供电的电子电路，其中所述电子电路及所述开关模式电源在电子系统中使用。11、一种用于改善脉宽调制(PWM)频率分辨率的方法，所述方法包括如下步骤(a)产生多个第一脉宽调制(PWM)周期；(b)将所述第一PWM周期延迟多个时间延迟；(c)从所述多个经延迟的第一PWM周期产生PWM信号的多个周期；(d)产生第二PWM周期，其中所述第一及第二PWM周期具有不同的时间周期；(e)从所述第二PWM周期产生所述PWM信号的下一周期；及(f)重复步骤(a)到(e)。12、如权利要求ll所述的方法，其中所述第二PWM周期大致为所述第一PWM周期加两倍的所述多个时间延迟中的一者。全文摘要使用脉宽调制(PWM)计数器与可变时间延迟电路的频率抖动的组合以可实现的电路组件及时钟操作频率产生经改善的PWM频率分辨率。可控时间延迟电路在第一PWM循环期间延长PWM信号。在第二PWM循环期间，将PWM周期增加到超过所要量，但在此第二PWM循环期间减小延迟以实现正确(所要)的PWM信号周期。所述PWM信号周期的抖动使所述时间延迟电路能够被“复位”使得不需要无限延迟电路。所述时间延迟电路提供短期(一个循环)频率调整，使得所得PWM循环不抖动且具有在所要频率分辨率下的周期。文档编号H03K7/08GK101689852SQ200880022131公开日2010年3月31日申请日期2008年6月27日优先权日2007年6月28日发明者布赖恩·克里斯申请人:密克罗奇普技术公司