专利名称：宽操作范围数据串并转换器及数据串并转换方法
宽操作范围数据串并转换器及数据串并转换方法技术领域
本发明是有关串列数据通讯(serial data communications),特别是关于一种宽 操作范围数据串并转换器(deserializer)及宽操作范围数据串并转换方法。
背景技术：
数据串并转换技术常用于串列数据通讯，例如低压差分信号(LoW Voltage Differential Signaling ;LVDS)接口。举例来说，参照图1,在典型的平面显示器(Flat Panel Display ;FPD) LVDS接口数据链结中，有4个数据通道10、12、14、16和I个时脉通道 18介于主机板20和显示器模块22之间，FPD链结发送器24串列7个并列数据到I个通道 中，串列数据及时脉经通道10、12、14、16和18传送到FPD链结接收器28，于该处转回并列 数据。数据和时脉之间的时序关系如图2所示，在一个时脉周期中，FH)链结接收器28接 收到4个通道10、12、14、16的串列数据RAl RA7、RBl RB7、RCl RC7和RDl RD7， 将其各自串并转换为4个通道的并列数据RA [7:1]、RB [7:1]、RC [7:1]和RD [7:1]输出，因 此每一串列数据的数据速率(data rate)是时脉频率的7倍。FTO链结接收器28中的数据 串并转换器如图3所示，时序控制器30从输入时脉ck_ref产生14个相位Pl到P14的输 出时脉，取样信号产生器32从其产生取样信号clka〈l>到clka〈7>控制取样电路34对输 入串列数据din取样，因而将串列数据din重排为并列数据D0〈1>到D0〈7>同步于输出时 脉送出。为了正确地取样数据，时序控制器30产生的相位Pl到P14必须和输入的串列数 据流是相关的，然而串列数据din经过数据输入路径36会有延迟，此延迟的时间长短是固 定的，导致数据串并转换器的操作范围受限于特定的频段中，当输入时脉ck_ref的频率高 于或低于该特定的频段，取样数据便会错误。图4、图5到图6说明此现象。参照图4，由于 数据输入路径36造成的延迟，延迟后的串列数据dina落后输入串列数据din约1. 66ns，当 数据串并转换器操作于70MHz时，时脉周期约为14. 3ns，串列数据din遭受的延迟未超过 一个位，取样信号clka〈7>及clka〈6>的上升缘各自对准其对应位的波形中心，因此能正确 地取样数据。但是当输入时脉ck_ref的频率提高到142. 8MHz时，如图5所示，时脉周期约 为7ns,取样信号clka〈7>及clka〈6>的上升缘已经不在其各自对应位的波形中，而是在后 一个位中，因此取样数据错误。反之，当输入时脉ck_ref的频率降低到IOMHz时，如图6所 示，时脉周期约为100ns，取样信号clka〈7>及clka〈6>的上升缘又各自超前其对应的位，因 此也是取样数据错误。发明内容
本发明的目的之一，在于提出一种使延迟后的数据自动调整到适配取样信号的位 置的数据串并转换器。
本发明的目的之一，在于提出一种具宽操作范围的数据串并转换器。
根据本发明，一种宽操作范围的数据串并转换器包括第一延迟元件动态延迟串列 数据，取样电路因应取样信号对延迟后的串列数据取样而产生并列数据，时序控制器控制该取样信号的时序及该第一延迟元件延迟该串列数据的时间，使该延迟后的串列数据自动 调整到适配该取样信号的位置。
根据本发明，一种数据串并转换方法包括动态调整串列数据的延迟，使延迟后的 串列数据自动调整到适配取样信号的位置，以及因应该取样信号对该延迟后的串列数据取 样而产生并列数据。
由于串列数据的延迟是追踪时序控制器产生的输出时脉的相位，因此延迟后的串 列数据会自动调整到适配取样信号的位置，进而使数据串并转换器可操作于更高及更低的 频率，扩展其操作范围。
图1是平面显示器的LVDS接口数据链结构造；
图2是图1中的数据和时脉的时序图3是习知的数据串并转换器；
图4是图3的数据串并转换器操作于70MHz的时序图5是图3的数据串并转换器操作于142. 8MHz的时序图6是图3的数据串并转换器操作于IOMHz的时序图7是本发明的数据串并转换器；
图8是图7的数据串并转换器操作于70MHz的时序图9是图7的数据串并转换器操作于166. 66MHz的时序图10是图7的数据串并转换器操作于166. 66MHz时输出数据的时序图
图11是图7的数据串并转换器操作于142. 8MHz的时序图12是图7的数据串并转换器操作于142. 8MHz的时序图13是图7的数据串并转换器操作于142. SMHz时输出数据的时序图
图14是图7的数据串并转换器操作于111.1MHz的时序图15是图7的数据串并转换器操作于111.1MHz的时序图16是图7的数据串并转换器操作于111.1MHz时输出数据的时序图
图17是图7的数据串并转换器操作于20MHz的时序图18是图7的数据串并转换器操作于20MHz的时序图19是图7的数据串并转换器操作于20MHz时输出数据的时序图20是图7的数据串并转换器操作于IOMHz的时序图21是图7的数据串并转换器操作于IOMHz时输出数据的时序图22是图7的数据串并转换器的进一步改良。
附图标号
10、12、14、16数据通道
18时脉通道
20主机板
22显示器模块
24FPD链结发送器
28FPD链结接收器
30时序控制器
32取样信号产生器
34取样电路
36数据输入路径
38第一延迟元件
40时序控制器
42偏压产生模块
44电压控制延迟线路
46第二延迟元件
48电压电流转换器
50差分/单一信号转换器
54相位频率检测器
56电荷泵
58偏压产生器
60延迟单元
62电压转电流装置
64电流转电压装置
Pl P14 相位
clka<l> clka〈7> 取样信号
ck_ref输入时脉
din串列数据
dina延迟的串列数据
D0<1> D0〈7> 并列数据
Dctrl控制信号
VBP、VBN 偏压
Cctrl 电容
Vctrl控制电压具体实施方式
图7是本发明的实施例，相较于图3的数据串并转换器，此实施例在数据输入路径 36上增加第一延迟元件38，受控制信号Dctrl控制对串列数据din的延迟时间，因此数据 输入路径36的有效延迟时间是可动态调整的，亦即，延迟后的串列数据dina与原来的串列 数据din之间的时间差是可变动的。
除了动态调整串列数据din的延迟之外，此数据串并转换器的原理和操作可以和 图3的电路完全相同。取样电路34连接第一延迟元件38，因应取样信号clka〈l>到clka〈7> 对延迟后的串列数据dina取样而产生并列数据D0〈1>到D0〈7>。时序控制器40除了延迟 输入时脉ck_ref产生相位Pl到P14的输出时脉以外，还产生给第一延迟元件38的控制信 号Dctrl。取样信号产生器32连接取样电路34及时序控制器40,根据输出时脉产生取样 信号clka〈l>到clka〈7>。在时序控制器40中，偏压产生模块42根据输入时脉ck_ref及输出时脉产生偏压VBP及VBN，电压控制延迟线路44包括一串第二延迟元件46递延输入时脉ck_ref而产生14个差分时脉，以及电压电流转换器48控制每一个第二延迟元件46 的延迟时间，差分/单一信号转换器50将该等差分时脉转换为相位Pl到P14的输出时脉。 偏压产生模块42包括相位频率检测器54根据输入时脉ck_ref及输出时脉控制电荷泵56 对电容Cctrl充放电而产生控制电压Vctrl，以及偏压产生器58根据控制电压Vctrl产生偏压VBP及VBN。由于偏压VBP及VBN控制第二延迟元件46的延迟时间，因此控制相位Pl 到P14彼此之间的延迟时间，进而控制取样信号clka〈l>到clka〈7>的时序。在此实施例中，电压电流转换器48及该串第二延迟元件46建立起14个延迟单元60，第一延迟元件38 包括延迟单元60的复本或有同等效果的延迟元件，且控制信号Dctrl即偏压VBP及VBN，因此延迟后的串列数据dina和取样信号clka〈l>到clka〈7>有相同的延迟控制而具相关性。 当输入时脉ck_ref的频率改变时，从其产生的输出时脉和控制信号Dctrl跟着改变，因此取样信号clka〈l>到clka〈7>的时序和第一延迟元件38的延迟时间跟着改变，使得延迟串列数据dina自动调整到适配取样信号clka〈l>到clka〈7>的位置。如此，数据串并转换器可操作于更高及更低的频率，其操作范围变宽。此实施例是以延迟锁定回路(Delay Locked Loop ；DLL)来产生取样信号clka〈l>到clka〈7>，本领域技术人员当知，在其他实施例中，亦可改用锁相回路(Phase Locked Loop ；PLL)来实现。
参照图8，当图7的数据串并转换器操作于70MHz时，串列数据din被延迟约1.64ns,此时取样信号clka〈7>及clka〈6>可正确地取样数据。当输入时脉ck_ref提高到 166. 66MHz时，如图9所示，时脉周期约为6ns，串列数据din的延迟时间自动调整为954ps， 因此取样信号clka〈7>及clka〈6>仍然对准其各自对应的位，数据串并转换器能产生正确的并列数据D0〈1> D0〈7>，如图10所示。图11及图12是输入时脉ck_ref为142.8MHz 时，小尺度及大尺度的时序图，此时的时脉周期约为7ns，串列数据din的延迟时间自动调整为1ns，因此取样信号clka〈l> clka〈7>仍然能正确地取样，如图13所示。图14及图15是输入时脉ck_ref为111.1MHz时，小尺度及大尺度的时序图，此时的时脉周期约为 9ns,串列数据din的 延迟时间自动调整为1. 4ns,因此取样信号clka〈l> clka〈7>仍然能正确地取样，如图16所示。当输入时脉ck_ref降低到20MHz时，图17及图18是小尺度及大尺度的时序图，时脉周期约为50ns，串列数据din的延迟时间自动调整为5. 76ns，取样信号clka〈l> clka〈7>仍然能正确地取样,如图19所示。当输入时脉ck_ref再进一步降到 IOMHz时，如图20所示，时脉周期约为100ns，串列数据din的延迟时间自动调整为9. 97ns， 取样信号clka〈l> clka〈7>仍然能正确地取样，如图21所示。
参照图22，在控制信号Dctrl从时序控制器40传递到第一延迟元件38的路径上， 为了避免受到噪声干扰，在时序控制器40端使用电压转电流装置62将偏压VBP及VBN转为电流信号，在第一延迟元件38端再使用电流转电压装置64将该电流信号转成电压电流。 电压转电流装置62亦可整合在时序控制器40内。电流转电压装置64亦可整合在第一延迟元件38内。
以上对于本发明的较佳实施例所作的叙述为阐明的目的，无意限定本发明精确地为所揭露的形式，基于以上的教导或从本发明的实施例学习而作修改或变化是可能的，实施例系为解说本发明的原理以及让本领域的技术人员以各种实施例利用本发明在实际应用上而选择及叙述，本发明的技术思想由权利要求及其均等来决定。
权利要求
1.一种宽操作范围数据串并转换器，其特征在于，用来将串列数据转换为并列数据，所述数据串并转换器包括第一延迟元件，动态延迟所述串列数据；取样信号产生器，产生取样信号；取样电路，连接所述第一延迟元件及所述取样信号产生器，因应所述取样信号对延迟后的串列数据取样而产生所述并列数据；时序控制器，连接所述第一延迟元件及所述取样电路，控制所述取样信号的时序及所述第一延迟元件延迟所述串列数据的时间，使所述延迟后的串列数据自动调整到适配所述取样信号的位置。
2.如权利要求1所述的宽操作范围数据串并转换器，其特征在于，所述时序控制器包括偏压产生模块，根据输入时脉产生偏压；电压控制延迟线路，连接所述偏压产生模块，根据所述偏压延迟所述输入时脉产生多个差分时脉；以及差分/单一信号转换器，连接所述电压控制延迟线路，从所述差分时脉产生具多个相位的输出时脉给所述取样电路，所述多个相位决定所述取样信号的时序。
3.如权利要求2所述的宽操作范围数据串并转换器，其特征在于，所述时序控制器根据所述偏压调整所述第一延迟元件延迟所述串列数据的时间。
4.如权利要求3所述的宽操作范围数据串并转换器，其特征在于，所述串并转换器更包括电压转电流装置，连接所述偏压产生模块，将所述偏压转换成电流信号；以及电流转电压装置，连接所述电压转电流装置及所述第一延迟元件，将所述电流信号转换成电压信号调整所述第一延迟元件延迟所述串列数据的时间。
5.如权利要求2所述的宽操作范围数据串并转换器，其特征在于，所述偏压产生模块包括电荷泵；电容，连接所述电荷泵；相位频率检测器，连接所述电荷泵，根据所述输入时脉及所述输出时脉控制所述电荷泵对所述电容充放电而产生控制电压；以及偏压产生器，连接所述电容，根据所述控制电压产生所述偏压。
6.如权利要求2所述的宽操作范围数据串并转换器，其特征在于，所述电压控制延迟线路包括一串第二延迟元件，递延所述输入时脉而产生所述差分时脉；以及电压电流转换器，连接所述串第二延迟元件及所述偏压产生模块，根据所述偏压控制所述串第二延迟元件每一个的延迟时间，因而控制所述取样信号的时序。
7.如权利要求6所述的宽操作范围数据串并转换器，其特征在于，所述电压电流转换器及所述串第二延迟元件建立起多个延迟单元，每一所述延迟单元产生所述差分时脉的其中一个。
8.如权利要求7所述的宽操作范围数据串并转换器，其特征在于，所述第一延迟元件包括所述延迟单元的复本受所述偏压控制以决定其延迟时间。
9.一种宽操作范围数据串并转换方法，其特征在于，用来将串列数据转换为并列数据， 所述宽操作范围数据串并转换方法包括下列步骤(a)动态延迟所述串列数据；(b)因应取样信号对延迟后的串列数据取样而产生所述并列数据；以及(c)控制所述取样信号的时序及所述串列数据的延迟时间，使所述延迟后的串列数据自动调整到适配所述取样信号的位置。
10.如权利要求9所述的宽操作范围数据串并转换方法，其特征在于，所述步骤(c)包括下列步骤从输入时脉产生所述取样信号；控制所述取样信号相对于所述输入时脉的延迟时间；以及根据所述取样信号相对于所述输入时脉的延迟时间决定所述串列数据的延迟时间。
全文摘要
本发明提供一种宽操作范围数据串并转换器及数据串并转换方法。该宽操作范围数据串并转换器对输入串列数据流取样以产生并列数据流输出，且控制取样信号的时序及输入数据的延迟时间，因而使延迟后的数据自动调整到适配取样信号的位置，进而使该数据串并转换器能操作于更高及更低的频率，扩展其操作范围。
文档编号H03M9/00GK103023513SQ20111031409
公开日2013年4月3日 申请日期2011年10月17日 优先权日2011年9月23日
发明者李维杰 申请人:立锜科技股份有限公司