专利名称：具有mosfet和igbt的电路布置的制作方法
技术领域：
本发明的实施例涉及一种用于开关电压源和电负载之间的电流、特别地用于开关高电流的电路布置。
背景技术：
在许多应用中，比如在具有转换器控制的电 动机(负载)的驱动系中，需要由开关控制诸如蓄电池或电池的能量源和负载之间的电流。该类型的开关通常被称为主开关或者主开关模块。公知的是，将主开关模块实施为继电器，其是电磁操作的机械开关。对于主开关模块，特别是在应用于功率电路中时，存在一些要求(a)在正常操作条件下时，即使在高电流下，仍期望主开关模块提供低损耗操作；(b)主开关模块必须允许安全的电流中断，即安全的过载断开或者短路断开。不论继电器应用于低功率应用还是高功率应用，继电器具有若干缺陷。作为电磁开关，继电器包括具有固有惯性的移动部分。该固有惯性引起在将开关命令施加到继电器时的时间和在继电器实际开关时的时间之间的延迟。当在负载中出现短路时，在检测到短路并且生成开关命令时的时刻和在继电器开关时的时刻之间的延迟时间期间可能出现短路电流的显著增加。然而，存在其中短路电流的延迟中断可能是有害的应用。此外，当继电器断开时可能生成电弧。因此，需要采取额外的措施以便使继电器是电弧安全的。然而，这些额外的措施使得这些继电器昂贵、沉重并且体积相当大。因此，需要提供一种能够开关在电压源和电负载之间的电流、迅速地开关且可以低成本地实施的电路布置。
发明内容
—个实施例涉及一种电路布置，其包括输入端子和输出端子；至少一个FET，具有栅极端子和漏极-源极路径，漏极-源极路径连接在输入端子和输出端子之间；以及至少一个IGBT，具有栅极端子和集电极-发射极路径，集电极-发射极路径连接在输入端子和输出端子之间。限压电路连接到至少一个IGBT的栅极端子并且被配置为当跨越集电极发射极路径的电压达到限压阈值时将至少一个IGBT驱动到接通状态。该电路布置进一步包括控制电路，其具有耦合到至少一个FET的栅极端子的第一驱动输出。
现在将参照附图对示例进行说明。附图用于图示基本原理，使得仅图示了对于理解基本原理所需的方面。附图并非依比例绘制。在附图中相同的附图标记表示相同的特征。图I图示了具有连接在输入端子和输出端子之间的至少一个FET和至少一个IGBT以及具有控制电路的电路布置的第一实施例；
图2图示了具有并联连接的多个FET的实施例；
图3图示了具有并联连接的多个IGBT的实施例；图4图示了 IGBT的限压电路的实施例；
图5图示了电路布置的第二实施例；
图6图示了电路布置的第三实施例；
图7图示了根据第一实施例的驱动方法中的图5的控制电路的第一和第二驱动信号的时序图；以及
图8图示了根据第二实施例的驱动方法中的图5的控制电路的第一和第二驱动信号的时序图。
具体实施例方式在下文中，将在具体的背景下，即在电路布置充当主开关并且可以连接在诸如电池的电压源和诸如电动机的负载之间的背景下，描述电路布置的实施例。这些主开关例如用在工业应用中或者在诸如电动车辆或混合动力车辆的汽车应用中。然而，电路布置不限于用作主开关，而是可以用在其中将开关电压源和电负载之间的电流的每个应用中。图I图示了被配置为开关电压源和负载之间的电流的电路布置的第一实施例。该电路布置包括输入端子11和输出端子12、至少一个FET (场效应晶体管)2、至少一个IGBT(绝缘栅双极型晶体管)3、限压电路4和控制电路5。至少一个EFT 2包括栅极端子G、漏极端子D、源极端子S以及漏极和源极端子D、S之间的漏极-源极路径D-S，漏极-源极路径D-S还被称为负载路径。至少一个IGBT 3包括栅极端子G、集电极端子C、发射极端子E以及集电极和发射极端子C、E之间的集电极-发射极路径C-E，集电极-发射极路径C-E还被称为负载路径。在图I中示出了仅一个FET 2和仅一个IGBT 3。然而，这仅是一个示例。代替仅一个FET 2，可以提供多个即两个或更多个FET，它们的漏极-源极路径D-S并联连接并且它们的栅极端子G彼此连接，它们可以被使用。图2图示了如下实施例，其中代替单个M0SFET，具有多个单独的FET 2^2,的FET布置2连接在输入端子11和输出端子12之间。单独的FET 21,2ffl的漏极-源极路径并联连接并且它们的栅极端子G彼此连接，使得可以通过公共驱动信号来驱动FET 2^2^在下文中，除非另外说明，否则“FET 2”意指单个FET或者具有多个即m个并联连接的FET的FET布置。就此而言，“漏极端子”意指单个FET的漏极端子或者多个FET的公共漏极端子，“源极端子”意指单个FET的源极端子或者多个FET的公共源极端子，而“栅极端子”意指单个FET的栅极端子或者多个FET的公共栅极端子。代替仅一个IGBT 3，可以提供多个即两个或更多个IGBT，它们的集电极-发射极路径C-E并联连接并且它们的栅极端子G彼此连接，它们可以被使用。图3图示了具有多个IGBT S1^p的IGBT布置3的实施例，多个IGBT S1^p的集电极-发射极路径C-E并联连接。这些IGBT的栅极端子G彼此连接，使得可以使用公共驱动信号来驱动这些IGBT。在下文中，除非另外说明，否则“ IGBT 3”意指单个IGBT或者具有多个即p个并联连接的IGBT的IGBT布置。就此而言，“集电极端子”意指单个IGBT的集电极端子或者多个IGBT的公共集电极端子，“发射极端子”意指单个IGBT的发射极端子或者多个IGBT的公共发射极端子，而“栅极端子”意指单个IGBT的栅极端子或者多个IGBT的公共栅极端子。参照图1，FET 2的漏极-源极路径D-S连接在输入端子11、12之间，并且IGBT 3的集电极-发射极端子C-E连接在输入端子11和输出端子12之间，使得FET 2的漏极-源极路径和IGBT 3的集电极-发射极路径并联连接。在图I中所示的实施例中，FET 2是n型增强FET，其漏极端子D耦合到输入端子11并且其源极端子S耦合到输出端子12。然而，将FET 2实施为n型增强MOSFET仅是示例。也可以使用任何其他类型的M0SFET，诸如p型增强M0SFET、n型耗尽MOSFET或者p型耗尽M0SFET、或者甚至结型FET(JFET)。FET 2可以被实施为硅器件，或者可以使用其他半导体材料来实施，诸如碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)。在下文中，仅出于说明目的将假设FET 2是MOSFET。限压电路4耦合到IGBT 3的栅极端子G。限压电路4被配置为当跨越集电极-发射极路径C-E的电压Vce达到限压阈值时将IGBT 3驱动到接通状态。这些类型的限压电 路是公知的。出于说明目的，在图4中图示了限压电路的一个可能的实施例。图4的限压电路4连接在IGBT 3的集电极端子C和栅极端子G之间。限压电路4包括具有多个齐纳二极管4p4n的串联电路。这些齐纳二极管l、4n中的每个具有齐纳电压，齐纳电压是齐纳二极管开始在其反向方向上传导电流时施加在齐纳二极管的反向方向上的电压。Vz表示具有多个齐纳二极管4p4n的串联电路的总齐纳电压。该总齐纳电压Vz是单独的齐纳二极管4p4n的齐纳电压之和。该限压电路4在集电极-发射极电压Vce达到与齐纳电压Vz加上IGBT 3的阈值电压Vth对应的电压值时接通IGBT 3。IGBT 3的阈值电压Vth是IGBT 3开始在集电极端子C和发射极端子E之间传导电流时的栅极-发射极电压Vge。典型地，在硅器件中阈值电压Vth在约0.7V和I. OV之间。限压电路4开始将IGBT 3驱动到其接通状态时的集电极-发射极电压Vce的具体电压值取决于串联连接的齐纳二极管4p4n的数目并且取决于单独的二极管4p4n的齐纳电压。限压电路4仅将IGBT 3接通到使得集电极-发射极电压Vce限于由齐纳电压Vz和IGBT 3的阈值电压Vth限定的阈值的程度。在该操作模式下，较之当施加显著高于阈值电压Vth的栅极-发射极电压Vge (诸如8V和15V之间的栅极-发射极电压)时出现的接通电阻，IGBT 3通常具有相对高的接通电阻。因此，在下文中由限压电路4引起的IGBT 3的接通状态将被称为高阻接通状态。在该高阻接通状态下，IGBT 3由于其高接通电阻而能够耗散电功率。这将在下文中进一步更详细地说明。应当注意，利用多个齐纳二极管实施限压电路4仅是示例。也可以使用被配置为将跨越IGBT 3的集电极-发射极路径C-E的电压限制到给定阈值的任何其他类型的限压电路。参照图I，该电路布置进一步包括控制电路5，其第一驱动端子51耦合到FET 2的栅极端子G。控制电路5在第一驱动端子51处提供第一驱动信号SI并且配置为接通和断开FET 2。根据一个实施例，第一驱动信号SI可以采取两个不同的信号电平，即接通电平和断开电平，其中当第一驱动信号SI采取接通电平时FET 2接通而当第一驱动信号SI采取断开电平时FET 2断开。接通电平和断开电平的绝对信号电平取决于FET的类型。在n型MOSFET中，第一驱动信号SI的接通电平是相对于源极端子S处的电位的正信号电平，而断开电平是相对于源极端子S处的电位的零或者负信号电平。控制电路5可以被配置为根据在控制端子5的输入端子处接收到的输入信号Sin(以虚线示出)来接通和断开MOSFET 2。此外或者替选地，控制电路5可以被配置为根据流过输入端子11和输出端子12之间的电路布置的负载电流IL来断开M0SFET。为此，控制电路5接收表示负载电流IL的电流测量信号Si。根据一个实施例，控制电路5被配置为当负载电流IL达到电流阈值时断开MOSFET 2。电流测量信号&可以由传统的电流测量电路(图I中未图示)提供。参照图1，具有FET 2和IGBT 3的电路布置可以被用作用于开关在电压源100和负载电路200之间的负载电流IL的主开关。在该情况下，电压源100连接在输入端子11和诸如地GND的参考电位的端子13之间。负载电路200连接在输出端子12和参考电位的端子13之间。电压源100例如是提供DC输入电压Vin的直流(DC)电压源。根据一个实施例，电压源100是电池或电池组。输入电压Vin例如在几百伏的范围内，诸如在300V和500V之间，并且特别地约400V。负载电路200可以是待用DC电压供应的传统的电负载。在图I中图示的应用情形下，当电路布置I处于其接通状态时，负载电路200经由电路布置I接收输入电压Vin。当至少FET 2接通时，即当FET 2处于其接通状态时，电路布置I处于其接通状态。图I的负载电路200包括耦合在输出端子12和参考端子13之间的电容器201以及与电容器201并联连接的负载202。电容器201充当缓冲器。该类型的电容器还被称为DC链路电容器。负载202例如是电动机，诸如用在工业应用中或者在诸如电动汽车或混合动力汽车的汽车应用中的电动机。在图I中，电感203表示布置在开关布置I和负载电路200之间的连接线的线电感。特别地在汽车中，这些连接线可以具有显著的长度，导致显著的线电感，诸如数十至数百的线电感。当电路布置I处于其接通状态时，电能被电感存储在线电感203中。存储在线电感203中的能量取决于线电感203的电感值和负载电流IL，其中当线电感203的电感值增加时或者当负载电流IL增加时能量增加。例如，当连接线的长度增加时，线电感203的电感值增加。例如当在负载电路200中出现短路时，负载电流IL可以增加。当电路布置I断开时，存储在线电感203中的电能必须被耗散，这意味着电能必须被转换为热能。当MOSFET 2断开时，图I的电路布置I断开。在图I的电路布置中，IGBT 3用于耗散在线电感203中存储的电能。当能量在电路布置I的接通状态期间已被存储在线电感203中时，并且当电路布置I通过断开FET 2而进入其断开状态时，线电感203使输出端子12处的电位下降，直至IGBT 3的集电极-发射极电压Vce达到由限压电路4限定的限压阈值。当集电极-发射极电压Vce达到该限压阈值时，限压电路4将IGBT 3驱动到其高阻接通状态。在该高阻接通状态下，存储在线电感203中的至少一部分电能在IGBT 3中耗散直至集电极-发射极电压Vce降到限压阈值以下。FET 2具有电压阻挡能力。该电压阻挡能力对应于在不引起雪崩击穿的情况下可以跨越FET 2的漏极-源极路径施加的最大漏极-源极电压Vds。根据一个实施例，由限压电路4限定的限压阈值在MOSFET 2的电压阻挡能力以下。这有助于防止当电路布置I断开时的MOSFET 2的雪崩击穿。根据一个实施例，输入电压Vin是约400V，MOSFET 2的电压阻挡能力是约650V，并且限压阈值是约600V。当负载电路200处于正常操作模式时，负载电流IL例如是约100A。然而，当在负载电路200中出现短路时负载电流IL可以增加到高达数百安。IGBT 3的电压阻挡能力例如是约1200V。参照前文所说明的，多个即两个或更多个MOSFET 2可以并联连接并且由第一驱、动信号SI共同驱动以便减小接通电阻。接通电阻是在MOSFET 2接通时出现的欧姆电阻。根据一个实施例，在m=2和m=5之间的特别地m=3个MOSFET并联连接,并且在p=5和p=10之间的IGBT并联连接。特别地，IGBT的数目高于MOSFET 2的数目，以便确保线电感203中存储的电功率在断开时在IGBT中安全地耗散。存在可用的具有低于IGBT的接通电阻的M0SFET。存在具有可用的650V的电压阻挡能力的功率皿)5 ￡1'，其具有911^或甚至以下的接通电阻。这些MOSFET例如被实施为超结器件。这些类型的器件是公知的。如果例如三个这些MOSFET并联连接(导致3mQ的总接通电阻)，则MOSFET布置中的功率损耗在100A的负载电流IL下仅为约PQN=30W(PQN=RQN IL2,其中Rqn表示总接通电阻)。在IGBT布置中出现的功率损耗将显著较高，诸如约100W。原因在于，跨越处于接通状态的IGBT的集电极-发射极路径的电压可以从不降到约IV以下。这是因为IGBT的具体设计；IGBT内部具有它们的集电极-发射极路径中的PN结，其中当IGBT处于其接通状态时，仅跨越该PN结的电压降为约0. 7V。在图I的电路布置中，当电路布置I处于其接通状态时，FET 2传导负载电流IL。在该操作状态下，IGBT 3断开，因为集电极-发射极电压Vce在限压阈值以下。在该电路 布置中，IGBT 3仅用于在电路布置I断开时耗散在线电感203中存储的电功率。现代的M0SFET，诸如前文说明的具有低接通电阻的MOSFET不能耗散电功率。不同于传统的继电器，可以极快地诸如以200 us或更小的开关延迟来断开FET2。开关延迟是第一驱动信号采取断开电平时的时间和MOSFET 2实际断开时的时间之间的时间差。特别地当将在检测到短路时使FET 2断开时，小的开关延迟是有利的。当短路出现时，负载电流IL可以迅速增加。当负载电流IL增加时，将在IGBT 3中耗散的存储在线电感203中的电功率增加。因此，当仅存在FET 2的小开关延迟时，IGBT 3中将耗散的功率较低。例如，当负载电流IL达到高于正常操作模式下的负载电流IL的电流阈值时，检测到负载的短路。根据一个实施例，电流阈值被选择为在正常操作模式下的负载电流的I. 3倍和2倍之间。图5图示了电路布置I的另外实施例。在该实施例中，电阻器6与FET 2的漏极-源极路径和IGBT 3的集电极-发射极路径并联连接并且连接在输入端子11和输出端子12之间。当负载电路包括DC链路电容器(诸如图5中所示的DC链路电容器201)时，当在MOSFET 2接通之前在输入端子11处施加输入电压Vin时经由电阻器6对DC链路电容器充电。依靠电阻器6，在MOSFET 2接通之前跨越DC链路电容器201的电压近似等于输入电压Vin。另外，当FET 2被首次接通时，必将经由FET 2对DC链路电容器201充电。然而，这可能导致在短路电流阈值以上的负载电流IL，使得控制电路5在DC链路电容器201被充电之前将FET 2断开。电阻器6的电阻值被选择为使得经由电阻器6可以流动的电流太低以致不能驱动负载202。根据一个实施例，电阻器6是PTC (正热系数)电阻器。图6图示了电路布置I的另外实施例。在该实施例中，控制电路5具有耦合到IGBT3的栅极端子的第二驱动端子52。控制电路5在第二驱动端子52处提供第二驱动信号S2。根据一个实施例，第二驱动信号S2可以采取两个不同的信号电平，即将IGBT 3接通的接通电平和将IGBT 3断开的断开电平。接通电平被选择为使得其将IGBT 3驱动接通处于低阻接通状态。接通电平显著高于IGBT 3的阈值电压Vth。根据一个实施例，接通电平对应于IGBT 3的栅极端子G和发射极端子E之间的5V和15V之间的电压。
在图6的电路布置中，IGBT 3不仅用于耗散在线电感203中存储的电功率，而且还可以对传导负载电流IL有贡献。根据一个实施例，控制电路5被配置为当电路布置I处于其接通状态时接通MOSFET 2和IGBT 3两者。在该情况下，负载电流IL的一部分流过FET2，而负载电流IL的另一部分流过IGBT 3。当由于负载200将被断开或者由于已检测到短路而将断开电路布置I时，存在两种可能的情形，这将参照图7和8进行说明。图7和8示出了由控制电路5生成的第一和第二驱动信号SI、S2的时序图。出于说明目的，高信号电平表示对应的驱动信号SI、S2的接通电平而低信号表示对应的驱动信号SI、S2的断开电平。参照图7，根据第一实施例，控制电路5被配置为同时断开FET 2和IGBT 3。这在图7中通过第一和第二驱动信号S1、S2具有同时的下降沿来图示。根 据 图8中图示的另外实施例，控制电路5被配置为首先断开MOSFET 2并且在FET 2已被断开之后的延迟时间Td之后断开IGBT 3。这在图8中通过存在第一驱动信号SI和第二驱动信号S2的下降沿之间的延迟时间来图示。在该开关情形中，在IGBT 3也被断开之前的延迟时间Td期间负载电 流IL完全流过IGBT 3。这具有如下效果在IGBT 3断开之前完整的负载电流均匀地分布在IGBT 3中。当MOSFET 2和IGBT 3同时断开时，通过IGBT的电流首先迅速增加。尽管已公开了本发明的各种示例性实施例，但是对于本领域技术人员将明显的是，在不偏离本发明的精神和范围的情况下，可以进行将实现本发明的一些优点的各种改变和修改。对于本领域合理技术人员将明显的是，可以适当地用执行相同功能的其他部件替换。应当提及，参照具体
的特征可以与其他附图的特征组合，即使在其中并未明确提及的那些情况下。此外，本发明的方法可以以使用适当的处理器指令的全软件实施方式或者以混合实施方式来实现，其中混合实施方式利用硬件逻辑和软件逻辑的组合来实现相同的结果。这种对发明概念的修改旨在于由所附权利要求涵盖。
权利要求
1.一种电路,包括 输入端子和输出端子； 至少ー个FET，具有栅极端子和漏极-源极路径，所述漏极-源极路径耦合在所述输入端子和所述输出端子之间； 至少ー个IGBT，具有栅极端子和集电极-发射极路径，所述集电扱-发射极路径耦合在所述输入端子和所述输出端子之间； 限压电路，耦合到所述至少ー个IGBT的栅极端子并且被配置为当跨越所述集电极-发射极路径的电压达到阈值电压时将所述至少ー个IGBT驱动到接通状态；以及 控制电路，具有耦合到所述至少ー个FET的栅极端子的第一驱动输出。
2.根据权利要求I所述的电路，进一歩包括 电阻器，耦合在所述输入端子和所述输出端子之间。
3.根据权利要求2所述的电路，其中所述电阻器是PTC电阻器。
4.根据权利要求I所述的电路，其中所述至少ー个FET具有电压阻挡能力，并且其中所述阈值电压在所述电压阻挡能力以下。
5.根据权利要求I所述的电路，其中所述限压电路包括 至少ー个限压元件，连接在漏极端子和所述至少ー个IGBT的栅极端子之间。
6.根据权利要求5所述的电路，其中所述限压电路是齐纳ニ极管。
7.根据权利要求6所述的电路，其中多个齐纳ニ极管串联连接在所述漏极端子和所述至少ー个IGBT的栅极端子之间。
8.根据权利要求I所述的电路，其中所述至少ー个IGBT仅使所述限压电路连接到其栅极端子。
9.根据权利要求I所述的电路，其中所述控制电路进一歩包括耦合到所述至少ー个IGBT的栅极端子的第二驱动输出。
10.根据权利要求9所述的电路，其中所述电路被配置为采取 接通状态，其中所述控制电路生成所述第一驱动输出处的第一驱动信号的接通电平以及第ニ驱动输出处的第二驱动信号的接通电平，或者 断开状态，其中所述控制电路生成所述第一驱动输出处的第一驱动信号的断开电平以及第ニ驱动输出处的第二驱动信号的断开电平。
11.根据权利要求10所述的电路，其中在断开状态开始时所述控制电路被配置为同时生成第一和第二驱动信号的断开电平。
12.根据权利要求10所述的电路，其中在断开状态开始时所述控制电路被配置为在第ー驱动信号的断开电平之后生成第二驱动信号的断开电平。
13.根据权利要求I所述的电路，其中所述至少ー个FET包括多个FET，它们的漏扱-源极路径并联连接并且它们的栅极端子彼此连接。
14.根据权利要求I所述的电路，其中所述至少ー个IGBT包括多个IGBT，它们的集电极-发射极路径并联连接并且它们的栅极端子彼此连接。
15.根据权利要求I所述的电路，其中所述至少ー个FET被实施为MOSFET。
全文摘要
本发明涉及具有MOSFET和IGBT的电路布置。一种电路包括至少一个FET和至少一个IGBT，它们的负载路径并联连接。限压电路耦合到至少一个IGBT的栅极端子。
文档编号H03K17/567GK102684661SQ201210068118
公开日2012年9月19日 申请日期2012年3月15日 优先权日2011年3月15日
发明者G.德博伊, W.勒斯勒 申请人:英飞凌科技股份有限公司