专利名称：一种逐次逼近寄存器型模数转换器的制作方法
技术领域：
本发明关于一种模数转换器，特别是涉及一种逐次逼近寄存器型模数转换器。
背景技术：
逐次逼近寄存器(successive approximation register, SAR)型模拟数字转换器(Analog to Digital Converter, ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。图1为目前常见的逐次逼近寄存器型模拟数字转换器的基本结构图。如图1所示，现有技术中的逐次逼近寄存器型模数转换器包括:嵌入采样/保持电路(SH)的数模转换器(SH&DAC)、比较器(CMP)、SAR(逐次逼近寄存器)以及控制逻辑(Control Logic)，模拟输入电压(VIN)输入至嵌入采样/保持电路的数模转换器，SH&DAC输出端接至比较器CMP的负输入端，比较器CMP的正输入端接VREF/2，输出端接SAR，SAR输出模数转换的结果，并接至DAC，控制逻辑用于生成整个模块的控制信号如复位RST、采样保持CKS、DAC电容开关控制信号、比较结果读入SAR的时钟等。图2为图1中嵌入采样/保持电路的SH&DAC及比较器CMP的细部连接结构图。以下配合图2说明现有技术的SAR ADC的工作原理:开始ADC时，控制逻辑首先产生复位信号
将开关N-1、开关N-2........开关1、开关O接通至地进行放电；采样时，采样保持信号CKS
的高电平接通CKS开关，电容阵列的公共端(电容上端)接至VREF/2，控制逻辑控制开关
N-1、开关N-2........开关1、开关O将N个电容的自由端(电容下端)接输入信号VIN，
这样在N个电容上形成电压VN = VREF/2-VIN，采样保持信号CKS的低电平断开CKS开关，
控制逻辑同时控制开关N-1、开关N-2........开关1、开关O断开，N个电容保持采样时采
集的电压VN = VREF/2-VIN ;第一次比较时，控制逻辑控制MSB电容2Ν_ 的自由端接基准电压VREF JfMSB电容2MC的自由端电压提升为VREF，该电压经由MSB电容2MC与所有低位电容串联，在 电容阵列的公共端产生的分压为(2^0/(2Ν_ +2Ν_2ε+...+2C+C+C)*VREF=VREF/2，则电容阵列的公共端(电容上端)电压变为VNl = VREF/2-VIN+VREF/2，此即为比较器反相输入端电压，而比较器同相输入端电压为VP = VREF/2，若VIN> VREF/2，则VNl < VP,比较器输出为“1”，若VIN< VREF/2，则VNl > VP,比较器输出为“0”，SAR寄存器记录该次比较结果为Dn_1;并根据Dim控制开关N-1接通VREF还是接通地GROUND，SDim = “I”则保持开关N-1接通至VREF，否则接通至地GROUND ;第二次比较时，控制逻辑控制次高位电容2N_2C的自由端接基准电压VREF，将次高位电容2N_2C的自由端电压提升为VREF，该电压经由次高位电容2N_2C与所有其它电容的连接，在电容阵列的公共端产生的分压与上一次的比较结果Dim有关。当Dim = I时该次分压为(2Ν_ +2Ν_20/(2ν_10+2ν_20+...+2C+C+C) *VREF = 3*VREF/4 = l*VREF/2+VREF/4 ;当 Dim = 0 时该次分压为(0+2n_2C) / (2ν_10+2ν_20+...+2C+C+C) *VREF = VREF/4 = 0*VREF/2+VREF/4。于是电容阵列的公共端(电容上端)电压可以写成VN2 = VREF/^-VIN+DhWREF/^+VREF/I此即为比较器反相输入端电压，而比较器同相输入端电压为VP = VREF/2，若VIN > DN_1*VREF/2+VREF/4,则VN2 < VP,比较器输出为“1”，若VIN < D^fVREF/^+VREF/l则VN2 > VP,比较器输出为“O”，SAR寄存器记录该次比较结果为Dn_2，并根据Dn_2控制开关N-2接通VREF还是接至地GROUND,若Dn_2 = “ I”则保持开关N-1接通至VREF，否则接通至地GROUND ；由此类推，直至第N次比较得到最低位Dtl的逻辑值，ADC转换结束。然而，现有的这种SAR ADC却存在如下缺点:采样时，所有N+1个电容都连接至输
入信号VIN上，其总电容Csum = 2^^+2^ +......+2^+2^+0 = 2NC很大，这要求VIN具有
很强的驱动能力，而很多场合输入信号是高阻的，没有多大驱动能力，因此使用现有技术的逐次逼近寄存器(SAR)模数转换器会严重影响模数转换精度及速率。
发明内容
为克服上述现有技术的问题，本发明的主要目的在于提供一种逐次逼近寄存器型模数转换器，其通过使用一个比现有技术的总电容小得多的采样电容CS，降低对输入信号的驱动能力的要求，使得采样可以在首次估计转换结束前结束，这样可以节约一个时钟周期，从而提高转换速率及降低对信号源输出阻抗的要求。为达上述及其它目的，本发明提出一种逐次逼近寄存器型模数转换器，至少包括:
采样保持电路，通过一个比2nC小的采样电容及一开关完成对输入信号的采样并保持，输出采样保持电压至比较器的第一输入端；N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端；比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器；逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及控制逻辑，用于生成整个电路的控制信号。进一步地，该采样电容远小于2nC。进一步地，该采样电容可以小至转换电容阵列的一个单位电容。进一步地，该采样电容为5至10倍的单位电容。进一步地，该采样保持电路接该比较器的同相输入端，该N位数模转换器接该比较器的反相输入端。进一步地，该N位数模转换器包括一个由N个按照二进制加权排列的电容和一个空LSB电容组成的阵列，该N个按照二进制加权排列的电容中的每个电容一端接于该比较器的反相输入端，另一端通过双向控制开关与参考电压或地相接，该空LSB电容一端接于该比较器的反相输入端，另一端接地。与现有技术相比，本发明一种逐次逼近寄存器型模数转换器在采样保持电路中使用一个比现有技术总电容(C+C+2C+...+2^C = 2nC)小得多的采样电容CS对输入信号进行采样和保持，提高了模数转换的速率。因为采样电容CS小则采样时间会短很多，小的采样电容CS可以降低对输入信号的驱动能力的要求；因为采样保持电路(SH)和DAC电容处在不同的路径上，采样可以在首次估计转换结束前结束，这样可以节约一个时钟周期，从而提高转换速率及降低对信号源输出阻抗的要求。
图1为目前常见的逐次逼近寄存器型模拟数字转换器的基本结构图；图2为图1中嵌入采样/保持电路的DAC及比较器的细部连接结构图；图3为本发明一种逐次逼近寄存器型模数转换器的电路结构4为本发明较佳实施例中采样保持电路、DAC以及比较器的连接细部结构图；图5为图4之控制逻辑的时序图；图6为本发明较佳实施例之IObit的逐次逼近寄存器型模数转换器的设计框图；图7为本发明较佳实施例的控制逻辑的仿真结果图；图8为本发明较佳实施例中DAC的仿真结果图；图9为本发明较佳实施例之整片仿真结果图。
具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。图3为本发明一种逐次逼近寄存器型模数转换器的电路结构图。如图3所示，本发明一种逐次逼近寄存器型模数转换器，至少包括:采样保持电路(3 )30^位0么0302、匕匕较器(CMP) 303、SAR304 以及控制逻辑(Control Logic) 305。其中，采样保持电路301通过一个比现有技术总电容(C+C+2C+...+2^C = 2NC)小得多的采样电容CS及开关K完成对输入信号VIN的采样并保持，采样保持电压接至比较器302同相输入端，从电路方面来说，采样电容CS的值可以小至转换电容阵列的一个单位电容C，考虑到工艺方面的偏差，实际设计中取5至10倍的C值就已足够；N位DAC302用于将SAR304保存的数字量化结果转化为模拟量以利于模拟输入VIN的后续数字量化，其输出端接比较器303的反相输入端；比较器303用于将前期已量化的经DAC转化后的模拟量与采样保持电压进行比较并输出当前对输入信号VIN的量化结果，并将结果写入SAR304 ；SAR304用于保存对输入信号VIN的量化结果，并输出模数转换的最终结果；控制逻辑305控制逻辑用于生成整个电路的控制信号如复位RST、采样保持CKS、DAC电容开关控制信号、比较结果读入SAR的时钟等。图4为本发明较佳实施例中采样保持电路、DAC以及比较器的连接细部结构图。如图4所示，N位DAC302包括一个由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列，这N个按照二进制加权排列的电容中的每个电容一端接于比较器303的反相输入端，另一端通过双向控制开关OVpIV2U与参考电压VREF及地相接，“空LSB”电容一端接于比较器303的反相输入端，另一端接地。图5为本发明图4中控制逻辑的时序图，以下将配合图5进一步说明本发明的工作原理。在采样时隙(CKS为高)，采样保持电路(SH) 301完成对输入信号VIN的采样并保持，该采样保持电压接至比较器同相输入端；同时，复位信号RST高电平时将DAC302的自由端接地，对DAC电容放电；接着CKN-1的高电平控制开关Kim将DAC302的最高位MSB电容的自由端接至VREF，其他DAC电容的自由端接地，这使得DAC302的输出V(DACOUT) = VREF/2，此输出接至比较器303的反相输入端，比较器303工作，若VIN > VREF/2则MSB为“ I ”，否则为“ O ”，此结果经送至SAR304保存；紧接着，CKN-2的高电平控制开关N-2将次高位DAC电容的自由端接至VREF，其他低位DAC电容的自由端通过相应开关接地，而高位(此时是最高位MSB)则有SAR304保存的内容决定接VREF还是地，原则是保存内容是高则接VREF，否则接地；如此类推直至完成最低位LSB的输出，ADC完成。图6为本发明较佳实施例之IObit的逐次逼近寄存器型模数转换器的设计框图。图7为本发明较佳实施例的控制逻辑的仿真结果图，可见，10位的ADC经过10次比较最终得到ADC输出，复位信号RST和采样信号在第一次比较结束前结束，时序正确。图8为本发明较佳实施例中DAC的仿真结果图，其显示正确输出所需电压。图9为本发明较佳实施例之整片仿真结果图，对斜坡电压扫描，可见设计正确，输出为V (d9) V (d8) V (d7) V (d6) v (d5)V (d4) V (d3) V (d2) v(dl) v (dO),随着输入电压低到高,可见输出是依次增加的。可见，本发明一种逐次逼近寄存器型模数转换器在采样保持电路中使用一个比现有技术总电容(C+C+2C+...+2n^C = 2nC)小得多的采样电容CS对输入信号进行采样和保持，提高了模数转换的速率，实验证明，传统结构的10位SAR型ADC，采样阶段一般需要2至3个时钟周期；12位SAR型ADC，采样阶段一般需要4至5个时钟周期；更高分辨率的ADC其采样则需要更多的时钟周期。而采用本发明的结构，采样可以只需一个时钟周期。因为米样电容CS小则米样时间会短很多，小的米样电容CS可以降低对输入信号的驱动能力的要求；因为采样保持电路(SH)和DAC电容处在不同的路径上，采样可以在首次估计转换结束前结束，这样可以节约一个时钟周期，从而提高转换速率。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应 如权利要求书所列。
权利要求
1.一种逐次逼近寄存器型模数转换器，至少包括: 采样保持电路，通过一个比2NC小的采样电容及一开关完成对输入信号的采样并保持，输出米样保持电压至比较器的第一输入端； N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端； 比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器； 逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及 控制逻辑，用于生成整个电路的控制信号。
2.如权利要求1所述的一种逐次逼近寄存器型模数转换器，其特征在于:该采样电容远小于2nC。
3.如权利要求1所述的一种逐次逼近寄存器型模数转换器，其特征在于:该采样电容可以小至转换电容阵列的一个单位电容。
4.如权利要求3所述的一种逐次逼近寄存器型模数转换器，其特征在于:该采样电容为5至10倍的单位电容。
5.如权利要求1所述的一种逐次逼近寄存器型模数转换器，其特征在于:该采样保持电路接该比较器的同相输入端，该N位数模转换器接该比较器的反相输入端。
6.如权利要求5所述的一种逐次逼近寄存器型模数转换器，其特征在于:该N位数模转换器包括一个由N个按照二进制加权排列的电容和一个空LSB电容组成的阵列，该N个按照二进制加权排列的电容中的每个电容一端接于该比较器的反相输入端，另一端通过双向控制开关与参考电压或地相接，该空LSB电容一端接于该比较器的反相输入端，另一端接地。
全文摘要
本发明公开了一种逐次逼近寄存器型模数转换器，其包括采样保持电路，通过一个比2NC小的采样电容及一开关完成对输入信号的采样并保持，并输出采样保持电压至比较器的第一输入端；N位数模转换器，用于将逐次逼近寄存器保存的数字量化结果转化为模拟量，其输出端接比较器的第二输入端；比较器，用于将该N位数模转换器转化后的模拟量与该采样保持电压进行比较，并输出当前对该输入信号的量化结果，将结果写入逐次逼近寄存器；逐次逼近寄存器，用于保存对该输入信号的量化结果，并输出模数转换的最终结果；以及控制逻辑，用于生成整个电路的控制信号，通过本发明，可以提高ADC的转换速率及降低对信号源输出阻抗的要求。
文档编号H03M1/38GK103152049SQ201310060910
公开日2013年6月12日 申请日期2013年2月26日 优先权日2013年2月26日
发明者秦义寿 申请人:上海宏力半导体制造有限公司