低功耗存储器接口电路的制作方法
【技术领域】
[0001]本实用新型属于数据存储技术领域，尤其涉及一种低功耗存储器接口电路。
【背景技术】
[0002]在数字集成电路的设计中，提到低功耗设计，在寄存器传输级和逻辑门级电路设计和综合阶段，可采用的低功耗优化技术主要包括:时钟受控技术、预计算技术、重定时技术、路径平衡技术、逻辑分解技术等等，对于存储器，还包括低功耗存储器的设计技术。
[0003]在实际低功耗电路的设计中，时钟受控技术使用得较为普遍，且相对而言较其他技术容易处理、效果更容易评估；另外存储器一般在芯片中会占据较大的功耗和面积，因此，采用低功耗的存储器十分有意义。
[0004]传统的时钟受控技术，通常是指门控时钟技术，该技术一般是在时钟树的顶端、主干或分支上分别加入门控时钟装置，对核心时钟、某个时钟域时钟或者某个触发器组的时钟进行控制，实现实时对数字电路相关逻辑动态功耗的不同粒度的控制。比如，发明名称为:一种可实时对H-tree进行控制的微处理器门控时钟装置、申请号为201010610310.7中国专利申请是使用门控时钟技术实现的一种对微处理器的H-tree进行控制的门控时钟装置；发明名称为:门控时钟锁存器、其操作方法和采用其的集成电路、申请号为201310337046.8的中国专利申请是对门控时钟锁存器的一种设计。发明名称为:门控时钟电路及相关方法、申请号为200510087422.8的中国专利申请也是对门控时钟电路本身的一种设计。
[0005]存储器的低功耗设计，通常是对存储器电路结构单元进行优化设计来达到各种条件下的低功耗目的。比如，发明名称为:低功耗SRAM单元电路结构、申请号为201410192216.2的中国专利申请就是一种低功耗SRAM单元电路结构；发明名称为:基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法、申请号为201310467311.4的中国专利申请中提到的是基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法；发明名称为:低功耗静态存储器SRAM、申请号为201110188458.0的中国专利申请提出的是一种针对存储阵列减少漏电流的静态存储器SRAM系统。
[0006]目前的存储器虽有低功耗设计，但是存储器在工作时仍存在由于不必要的时钟端、信号端的翻转，而产生不必要的功耗，现有技术中还未有针对此部分功耗的专门设计。
【实用新型内容】
[0007]本实用新型所要解决的技术问题在于提供一种低功耗存储器接口电路，旨在从芯片的系统架构角度进行低功耗设计，从寄存器传输级降低存储器的功耗，甚至在已经使用了低功耗存储器的基础上，进一步降低存储器的功耗。
[0008]本实用新型是这样实现的，一种低功耗存储器接口电路，包括:
[0009]门控时钟单元，用于在接收到有效的门控时钟输入信号时，释放时钟信号至目标存储器的时钟端；
[0010]过滤电路，连接于所述门控时钟单元与目标存储器之间，用于仅在所述门控时钟输入信号有效时，允许请求方访问所述目标存储器，否则将请求方的访问请求予以过滤。
[0011]进一步地，还包括时钟输入单元，用于接收来自请求方的片选信号和使能信号，并在使能信号有效时，生成一有效的门控时钟输入信号；所述门控时钟单元具体为，与所述时钟输入单元连接，用于在接收到所述有效的门控时钟输入信号时，释放时钟信号至与所述片选信号对应的目标存储器的时钟端。
[0012]进一步地，当所述使能信号为低电平有效时，所述时钟输入单元包括:第一反相器，其输入端用于接收来自请求方的使能信号；以及第一与门电路，其具有两个输入端，第一输入端用于接收来自请求方的片选信号，第二输入端与所述第一反相器的输出端连接，输出端连接所述门控时钟单元和所述过滤电路。
[0013]进一步地，当所述使能信号高电平有效时，所述时钟输入单元包括:第二与门电路，其具有两个输入端，第一输入端用于接收来自请求方的片选信号，第二输入端用于接收来自请求方的使能信号，输出端连接所述门控时钟单元和所述过滤电路。
[0014]进一步地，所述门控时钟单元包括:锁存器，其具有两个输入端，第一输入端连接所述时钟输入单元的输出端，第二输入端用于接收时钟信号；第三与门电路，其具有两个输入端，第一输入端与所述锁存器的输出端连接，第二输入端用于接收时钟信号，输出端连接目标存储器的时钟端。
[0015]进一步地，所述过滤电路包括:第四与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读数据，输出端连接目标存储器的数据输入/输出端；第二反相器，其输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号；第一或门电路，其具有两个输入端，第一输入端与所述第二反相器的输出端连接，第二输入端接收请求方的低电平有效的写/读使能信号，输出端连接目标存储器的写/读使能端；第五与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读地址，输出端连接目标存储器的地址输入端。
[0016]进一步地，所述过滤电路包括:第六与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读数据，输出端连接目标存储器的数据输入/输出端；第七与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端接收请求方的高电平有效的写/读使能信号，输出端连接目标存储器的写/读使能端；第八与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读地址，输出端连接目标存储器的地址输入端。
[0017]本实用新型所提供的低功耗存储器接口电路，将门控时钟技术运用在存储器的接口电路上，根据存储器的片选信号，自动实现时钟的控制，以及存储器的其他输入信号的过滤，进一步消除无效翻转，实现在低功耗存储器设计的基础上进一步降低存储器的功耗的效果，即使对普通的、没有采取低功耗设计技术的存储器，也可以降低其功耗。
【附图说明】
[0018]图1是本实用新型提供的低功耗存储器接口电路的逻辑结构图。
【具体实施方式】
[0019]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
[0020]本实用新型基于存储器片选信号的自动时钟控制，以及基于该片选信号的相关输入接口信号的自动过滤电路，当来自外部的访问需求(此处“外部”指MCU、DSP、或芯片中其他需要访问存储器的器件)选中芯片内部的存储器模块中的某片存储器时，该片选信号进入门控时钟电路，将该片存储器的时钟自动打开，同时，经过一些逻辑门处理，在该片选信号的控制下，将该片存储器其他相应的输入接口信号释放给存储器；当该片存储器没有被选中时，其片选信号无效，门控时钟电路不会将时钟输出给该片存储器，同时，该片存储器其他相应的输入接口信号也会被过滤掉，而不会送到存储器中。
[0021]请参照图1，本实用新型所提供的低功耗存储器接口电路包括时钟输入单元11、门控时钟单元12以及过滤电路13。其中，时钟输入单元11用于接收来自请求方的片选信号Ram_block_select和使能信号Mem_cen，并在使能信号有效时，生成一有效的门控时钟输入信号Block Enable (One Cycle Pulse);门控时钟单元12与时钟输入单元11连接，用于在接收到有效的门控时钟输入信号Block Enable (One Cycle Pulse)时，释放时钟信号gclk至与片选信号Ram_block_select对应的目标存储器RAM的时钟端；过滤电路13连接于门控时钟单元11与目标存储器RAM之间，用于仅在门控时钟输入信号Block Enable (OneCycle Pulse)有效时，允许请求方访问目标存储器RAM,否则将请求方的访问请求予以过滤。
[0022]本实用新型中，上述目标存储器RAM可以是单片存储器，也可以是多片存储器中的一个子存储器。当请求方要访问存储器RAM时，假如该存储器RAM由多片子存储器组成，则由访问地址判断出哪一片存储器被选中，对被选中的那一片存储器产生相应的片选信号Ram_block_select ;若该存储器RAM只包含一片存储器，则该片存储器的片选信号可以被优化掉，即时钟输入单兀11可以去掉，片选信号Ram_block_select作为门控时钟输入信号接入门控时钟单元12。
[0023]当使能信号为低电平有效时，时钟输入单元11可包括第一反相器112和第一与门电路111，第一反相器112输入端用于接收来自请求方的使能信号Mem_cen，第一与门电路111具有两个输入端，第一输入端用于接收来自请求方的片选信号Ram_block_select，第二输入端与第一反相器112的输出端连接，输出端连接门控时钟单元12和过滤电路13。
[0024]作为本实用新型的另一个实施例，使能信号Mem_Cen也可以为高电平有效，此时，时钟输入单元11可仅包括第二与门电路，其具有两个输入端，第一输入端用于接收来自请求方的片选信号Ram_block_select，第二