输入端用于接收来自请求方的使能信号，输出端连接门控时钟单元12和过滤电路13。
[0025]门控时钟单元12可进一步包括锁存器121和第三与门电路122，锁存器121其具有两个输入端，第一输入端连接时钟输入单元11的输出端，接收门控时钟输入信号BlockEnable (One Cycle Pulse)，第二输入端用于接收时钟信号clock ;第三与门电路122同样具有两个输入端，第一输入端与锁存器121的输出端连接，第二输入端用于接收时钟信号clock，输出端连接目标存储器RAM的时钟端。
[0026]过滤电路13的输入接口信号由门控时钟输入信号Block Enable (One CyclePulse)来控制，本实用新型以两种实施例来对过滤电路13的具体逻辑结构予以描述，详见下文。
[0027]实施例一
[0028]过滤电路13包括第四与门电路131、第二反相器134、第一或门电路132、第五与门电路133。其中，第四与门电路131具有两个输入端，第一输入端与时钟输入单元11连接，用于接收门控时钟输入信号Block Enable (One Cycle Pulse)，第二输入端用于接收请求方的写/读数据Mem_din，输出端连接目标存储器RAM的数据输入/输出端。第二反相器134的输入端与时钟输入单元11连接，用于接收门控时钟输入信号Block Enable (OneCycle Pulse)。第一或门电路132具有两个输入端，第一输入端与第二反相器134的输出端连接，第二输入端接收请求方的低电平有效的写/读使能信号Mem_wen，输出端连接目标存储器RAM的写/读使能端。第五与门电路133具有两个输入端，第一输入端与时钟输入单元11连接，用于接收门控时钟输入信号Block Enable (One Cycle Pulse)，第二输入端用于接收请求方的写/读地址Mem_addr，输出端连接目标存储器RAM的地址输入端。
[0029]实施例二
[0030]与实施例一的不同之处在于，实施例二中写/读使能信号Mem_wen高电平有效，此时需省略第二反相器134，过滤电路13包括第六与门电路、第七与门电路、第八与门电路(图中未示出)。
[0031]该第七与门电路具有两个输入端，第一输入端与时钟输入单元11连接，用于接收门控时钟输入信号Block Enable (One Cycle Pulse)，第二输入端接收请求方的高电平有效的写/读使能信号Mem_wen，输出端连接目标存储器RAM的写/读使能端。其余器件则与实施例一相同，不再赘述。
[0032]下文以“写”操作为例，结合上述实施例一详细描述本实用新型的工作原理。
[0033]Mem_din为来自请求方在写请求时的输入数据，每一位输入数据都与门控时钟输入信号Block Enable (One Cycle Pulse)进行与逻辑运算，当门控时钟输入信号BlockEnable (One Cycle Pulse)有效时，输入数据Mem_din正常送到该片存储器RAM的数据输入端data_in，否则，该数据输入被固定过滤为O值。
[0034]Mem_wen为来自请求方在写请求时的写使能信号，该使能信号Mem_wen与经过反相的门控时钟输入信号Block Enable (One Cycle Pulse)进行或逻辑运算(图中画出的二输入或门132)，当门控时钟单元输入信号有效时，写使能信号正常送到该片存储器的写使能端wen，否则，该写使能信号被固定过滤为I值(这里是假定存储器的写使能端是低有效，即写使能端为低，表示写操作；为高，表示读操作)。
[0035]Mem_addr为来自请求方在写请求时的输入地址，每一位输入地址都与门控时钟输入信号Block Enable (One Cycle Pulse)进行与逻辑运算，当门控时钟输入信号BlockEnable (One Cycle Pulse)有效时，输入地址Mem_addr正常送到该片存储器的地址输入端addr，否则，该地址输入被固定过滤为O值。
[0036]综上所述，本实用新型基于存储器片选信号的自动时钟控制，以及基于该片选信号的相关输入接口信号自动过滤电路，根据来自请求方的访问请求通过门控时钟单元自动对时钟进行控制，同时对其他相应输入信号进行控制。具体地，当某片存储器被选中、在进行读写操作时，其时钟会自动打开，所有输入端口的信号自动被传输到存储器内部，而不需要软件进行控制；当某存储器没有被选中时，其时钟自动关断，所有输入端口的信号自动被过滤。因此，本实用新型可有效降低不必要的存储器时钟端、其他相应输入信号端的翻转，有效的降低存储器的功耗。而且整个电路结构简单。当芯片中使用的存储器是由多块某种规格的存储器块搭建而成时，对各存储器块分别使用本实用新型的方式进行处理，效果将更明显。
[0037]以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种低功耗存储器接口电路，其特征在于，包括: 门控时钟单元，用于在接收到有效的门控时钟输入信号时，释放时钟信号至目标存储器的时钟端； 过滤电路，连接于所述门控时钟单元与所述目标存储器之间，用于仅在所述门控时钟输入信号有效时，允许请求方访问所述目标存储器，否则将请求方的访问请求予以过滤。
2.如权利要求1所述的低功耗存储器接口电路，其特征在于，还包括时钟输入单元，用于接收来自请求方的片选信号和使能信号，并在使能信号有效时，生成一有效的门控时钟输入信号； 所述门控时钟单元具体为，与所述时钟输入单元连接，用于在接收到所述有效的门控时钟输入信号时，释放时钟信号至与所述片选信号对应的目标存储器的时钟端。
3.如权利要求2所述的低功耗存储器接口电路，其特征在于，当所述使能信号为低电平有效时，所述时钟输入单元包括: 第一反相器，其输入端用于接收来自请求方的使能信号；以及 第一与门电路，其具有两个输入端，第一输入端用于接收来自请求方的片选信号，第二输入端与所述第一反相器的输出端连接，输出端连接所述门控时钟单元和所述过滤电路。
4.如权利要求2所述的低功耗存储器接口电路，其特征在于，当所述使能信号高电平有效时，所述时钟输入单元包括: 第二与门电路，其具有两个输入端，第一输入端用于接收来自请求方的片选信号，第二输入端用于接收来自请求方的使能信号，输出端连接所述门控时钟单元和所述过滤电路。
5.如权利要求2所述的低功耗存储器接口电路，其特征在于，所述门控时钟单元包括: 锁存器，其具有两个输入端，第一输入端连接所述时钟输入单元的输出端，第二输入端用于接收时钟信号； 第三与门电路，其具有两个输入端，第一输入端与所述锁存器的输出端连接，第二输入端用于接收时钟信号，输出端连接目标存储器的时钟端。
6.如权利要求2-5任一项所述的低功耗存储器接口电路，其特征在于，所述过滤电路包括: 第四与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读数据，输出端连接目标存储器的数据输入/输出端； 第二反相器，其输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号； 第一或门电路，其具有两个输入端，第一输入端与所述第二反相器的输出端连接，第二输入端接收请求方的低电平有效的写/读使能信号，输出端连接目标存储器的写/读使能端； 第五与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读地址，输出端连接目标存储器的地址输入端。
7.如权利要求2-5任一项所述的低功耗存储器接口电路，其特征在于，所述过滤电路包括: 第六与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读数据，输出端连接目标存储器的数据输入/输出端； 第七与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端接收请求方的高电平有效的写/读使能信号，输出端连接目标存储器的写/读使能端； 第八与门电路，其具有两个输入端，第一输入端与所述时钟输入单元连接，用于接收所述门控时钟输入信号，第二输入端用于接收请求方的写/读地址，输出端连接目标存储器的地址输入端。
【专利摘要】本实用新型适用于数据存储技术领域，提供了一种低功耗存储器接口电路，包括：门控时钟单元，用于在接收到有效的门控时钟输入信号时，释放时钟信号至目标存储器的时钟端；过滤电路，连接于门控时钟单元与目标存储器之间，用于仅在门控时钟输入信号有效时允许请求方访问目标存储器，否则将请求方的访问请求予以过滤。本实用新型将门控时钟技术运用在存储器的接口电路上，根据存储器的片选信号自动实现时钟的控制、以及存储器的其他输入信号的过滤，进一步消除无效翻转，实现在低功耗存储器设计的基础上进一步降低存储器的功耗的效果。
【IPC分类】G11C17-18
【公开号】CN204537702
【申请号】CN201520042960
【发明人】郭正伟
【申请人】深圳市汇顶科技股份有限公司
【公开日】2015年8月5日
【申请日】2015年1月21日