具备高速接口的快速测频电路的制作方法
【专利摘要】本发明提供了一种具备高速接口的快速测频电路，该测频电路包括高速接口输入单元、时钟调整单元、测频运算单元、高速接口输出单元和控制单元。所述快速测频电路具备高速差分LVDS输入输出接口，能根据外部设置调整高速接口总线上时钟的延迟时间，测频运算单元提供八种测频算法设置可选，采用SPI接口/I2C接口实现对电路的相关配置。本发明能够适应高吞吐速率下的超高速测频要求，具有灵活的配置方式，能兼顾对于短信号快速分析和对连续长信号的快速高精度分析；该电路具备的高速接口，可直接与前级高速ADC电路连接；该电路具备的时钟调整单元，降低高速接口误码率；可以通过外部设备读取高速接口实时捕获的数据，进而判断高速接口工作是否正常。
【专利说明】具备高速接口的快速测频电路
【技术领域】
[0001]本发明涉及一种通信及信号处理集成电路，具体是一种具备高速接口的快速测频电路。
【背景技术】
[0002]在各种利用无线信号进行通信及检测领域，往往需要能获取接收到信号频谱信号特征。分析接收到信号频谱特征的方法很多，随着数字技术及软件技术的发展，全数字接收机器在相关领域应用逐渐增多。基本的数字接收机是将接收到的数字信号存储下来，并通过预算软件分析信号特征。然而，随着日益恶化的电磁环境以及对信号处理实时能力的需求的增多，更快的信息处理速度已经被提上日程。硬件运算信号处理速度对比传统的软件执行，节约运算时间3-5个数量级；但专用的硬件运算方式由于灵活性较差，运算成本高。
[0003]因此设计一种具备高速接口且软件可配置的快速测频电路能够解决灵活性及运算时效性的之间的矛盾。
【发明内容】
[0004]本发明的目的是克服现有技术的不足，提出了一种具备高速接口的快速测频电路，其实时性高，能够适应高吞吐速率下的超高速测频要求。
[0005]按照本发明提供的技术方案，所述具备高速接口的快速测频电路包括:高速接口输入单元、时钟调整单元、测频运算单元、高速接口输出单元、控制单元；所述高速接口输入单元分别连接控制单元、时钟调整单元和测频运算单元，所述高速接口输出单元分别连接控制单元、时钟调整单元和测频运算单元；所述控制单元设置高速接口输入单元、时钟调整单元，测频运算单元、高速接口输出单元的工作状态；
[0006]所述高速接口输入单元由控制单元控制，同时接收数据与位同步时钟，接收到的数据进入测频运算单元，接收到的位同步时钟进入时钟调整单元；所述高速接口输入单元包括:LVDS接收器、正边沿触发捕获模块、负边沿触发捕获模块、高速接口控制模块、先进先出缓冲模块；所述LVDS接收器的输出同时连接正边沿触发捕获模块、负边沿触发捕获模块，正边沿触发捕获模块、负边沿触发捕获模块的输出同时连接高速接口控制模块，高速接口控制模块的数据输出连接先进先出缓冲模块；LVDS接收器的使能由高速接口控制模块控制，启动的LVDS接收器将接收到的低压差分信号LVDS转换为单端数字系统电平；正边沿触发捕获模块采用经过时钟调整单元处理时钟信号的正边沿对转为单端的输入数据进行捕获；负边沿触发捕获模块采用经过时钟调整单元处理时钟信号的负边沿对转为单端的输入数据进行捕获；高速接口控制模块根据设置的数据有效形式及有效捕获边沿，将输入数据拼装，并顺序写入先进先出缓冲模块；
[0007]所述时钟调整单元输入时钟由高速接口输入单元提供，经时钟调整单元调整后的时钟提供给高速接口输入单元，经时钟调整单元分频后的时钟提供给控制单元、测频运算单元及高速接口输出单元；[0008]所述测频运算单元处理源自高速接口输入单元的先进先出缓冲模块的输出数据，测频运算单元的运算结果输出至高速接口输出单元；测频运算单元包括:窗函数滤波器、窗函数旁路器、测频运算器、运算控制器、ROM、输出选择器；窗函数旁路器同时连接测频运算单元的输入、窗函数滤波器、运算控制器、测频运算器，测频运算器连接输出选择器，测频运算器、输出选择器和ROM均受运算控制器控制；窗函数旁路器选择进入测频运算器的数据是否需要经过窗函数滤波器的处理，测频运算器由快速傅立叶变换FFT模块及离散傅里叶变换DFT模块构成；测频运算器的输入数据源自窗函数旁路器，计算因子由运算控制器从ROM读取后，写入测频运算器；输出选择器由运算控制器操作，根据控制单元的设置，选择符合要求的测频运算器结果输出。
[0009]进一步的，所述控制单元设置高速接口输入单元的时钟有效方式，包括正边沿有效，负边沿有效；控制单元设置高速接口输入单元的数据有效形式；控制单元设置高速接口输入单元捕获数据通过先进先出缓冲模块中的输出比例；控制单元设置高速接口输入单元的有效位数；控制单元控制测频运算单元从自身ROM中加载测频运算因子的有效位数；控制单元设置时钟调整单元的延迟控制方式，控制方式分为通过引脚设置及寄存器设置；控制单元设置时钟调整单元的对时钟延迟的数量；控制单元设置时钟调整单元输出时钟的分频比例；控制单元根据选择窗函数，选择对应的窗函数输出路径，外部设备通过控制单元实现对窗函数寄存器的系数配置；控制单元设置测频运算单元中运算控制器的工作方式，通过运算控制器对经过窗函数旁路器的数据进行读取方式选择，读取方式分连续读取及帧数据读取；控制单元设置测频运算单元中输出选择器的工作方式；控制单元设置高速接口输出单元的有效位数。
[0010]进一步的，所述高速接口输入单元中，高速接口控制模块将输入数据拼装的方法为:当设置单边沿有效，再根据设置的有效边沿，选择对应边沿的捕获模块数据；设置双边沿有效时，交叠选择正、负边沿捕获模块数据。
[0011]进一步的，所述时钟调整单元包括:两个独立工作的延迟锁相环、锁定判决模块、两级时钟多路模块、分频控制器，可编程整数分频器；两个独立工作的延迟锁相环输入的时钟源自高速接口输入单元中LVDS接收器转换的单端时钟信号，两个延迟锁相环的锁定信号同时与锁定判决模块连接，锁相环的输出依次与两级时钟多路模块连接，第二级时钟多路模块输出的一支与可编程整数分频器连接，另一支直接进入高速接口输入单元，分频控制器控制可编程整数分频器的输出；每个延迟锁相环分别适应不同的工作频带；所述锁定判决模块主要判断两个延迟锁相环锁定的先后次序，同时控制两级时钟多路模块的第一级输出，输出先锁定的延迟锁相环时钟；两级时钟多路模块的第二级由控制单元控制输出；被选定的经过延迟锁相环延迟的时钟过两级时钟多路模块后进入可编程整数分频器，由可编程整数分频器按控制单元设置的分频比输出，输出的时钟进入测频运算单元、高速接口输出单元、控制单元。
[0012]进一步的，所述测频运算单元的运算结果有四种输出方式，分别是直接输出、最大值输出、最小值输出、超出门限值输出。
[0013]进一步的，所述测频运算单元测频的运算方式提供包括采用16位定点数FFT变换，FFT的点数1024点，512点，256点，128点，64点供选择；及采用16位定点数DFT变换，DFT点数8点，16点，32点供选择。[0014]进一步的，所述窗函数滤波器提供两种典型窗函数滤波器供选择，分别是余弦窗函数、指数窗函数，窗函数滤波器阶数N固定为16阶，窗函数系数通过控制单元进行配置。
[0015]进一步的，所述高速接口输出单元包括依次连接的:输出寄存器、输出缓冲器、LVDS发送器；测频运算单元的输出的数据经过控制单元选择后，存入高速接口输出单元的输出寄存器，统一通过输出缓冲器输出到LVDS发射器,实现单端信号到LVDS信号之间的转换；输出寄存器采用的是时钟调整单元分频后的输出时钟作基准时钟；输出缓冲器将时钟调整单元分频后的输出时钟与输出寄存器经过延迟控制，调整输出数据与时钟相位关系，并行缓冲输出。
[0016]进一步的，所述的控制单元包括:三线SPI接口、两线12C接口、接口控制模块和寄存器堆，三线SPI接口和两线I2C接口连接接口控制模块，再与寄存器堆连接；寄存器堆由电路的各个单元的控制寄存器阵列组成，依所属单元分为:接口配置寄存器堆，时钟配置寄存器堆，运算设置寄存器堆，接口状态寄存器堆；通过接口状态寄存器堆能够锁存高速接口输入单元中先进先出缓冲模块的值。
[0017]本发明的优点是:具有灵活的配置方式，能兼顾对于短信号快速分析和对连续长信号的快速高精度分析；该电路具备的高速接口，可直接与前级高速ADC(模数转换器)电路连接，无需其他转换电路；该电路具备的时钟调整单元，降低高速接口误码率；可以通过外部设备读取高速接口实时捕获的数据，进而判断高速接口工作是否正常。
【专利附图】
【附图说明】:
[0018]图1全电路架构图。
[0019]图2高速接口输入单元结构示意图。
[0020]图3高速接口输出单元结构示意图。
[0021]图4时钟调整单元电路结构图。
[0022]图5测频运算单元电路结构图。
[0023]图6控制单元结构示意图。
[0024]图7控制接口数据/指令帧结构示意图。
【具体实施方式】
[0025]本发明的电路架构图如图1，包括高速接口输入单元、时钟调整单元，测频运算单元、高速接口输出单元、控制单元。所述高速接口输入单元分别连接控制单元、时钟调整单元和测频运算单元；所述高速接口输出单元分别连接控制单元、时钟调整单元和测频运算单元；所述控制单元同时调度控制高速接口输入单元、时钟调整单元，测频运算单元、高速接口输出单元各自的工作。
[0026]本电路的高速接口输入单元捕获高速LVDS接口的DDR/SDR数据(缺省模式是采样DDR数据)；时钟调整单元可支持硬件/软件方式实现对输入时钟相位延迟的调整；测频运算单元处理高速接口单元捕获的数据，支持5类FFT方式设置，3类DFT设置；控制单元提供外部设备访问接口，命令/数据解析，外部设备通过控制调度单元设置本发明工作，读取本发明电路的工作状态。通过读取接口状态寄存器堆，判断设置的时钟延迟是否满足必要的采样要求。[0027]如图2所示，所述的高速接口输入单元主要包括:LVDS接收器(LVDS_RX)、正边沿触发捕获模块(Capture_P)、负边沿触发捕获模块(Capture_N)、高速接口控制模块(ContiOll)、先进先出缓冲模块(FIFO);所述LVDS接收器的输出同时连接正边沿触发捕获模块、负边沿触发捕获模块，正边沿触发捕获模块、负边沿触发捕获模块的输出同时连接高速接口控制模块，高速接口控制模块的数据输出连接先进先出缓冲模块。LVDS接收器将接收到的差分LVDS信号转换为单端数字系统电平；高速接口控制模块根据控制单元设置的数据格式DDR/SDR，有效边沿，选择捕获模块的数据，拼装写入后续FIFO (举例说，当设置为SDR，负边沿有效，选择Capture_N拼装写入FIFO ;设置为DDR，由于DDR是双边沿有效，因此交叠选择Capture_P及Capture_N写入拼装写入FIFO);该单元的主要特征包括:
[0028](I)接收的电信号为LVDS(低压差分信号)，能够将差分的LVDS转变为单端信号；
[0029](2)高速接口中数据总线数量为8，10，12，14，16位可选(即有效字长8，10，12，14，16位可选，设置输入数据为8位字长时，从高位到低位，只有高8位的LVDS输入差分对有效)；
[0030](3)高速输入接口接收差分位同步时钟；
[0031](4)捕获的数据的方式为DDR(双倍数据速率，一个时钟周期内只有两个数据有效)格式，SDR(单倍数据速率，一个时钟周期只有一个数据有效)格式可选；
[0032](5)接收的数据通过FIFO进行缓冲(缓冲比例与时钟调整单元的分频比相关，当时钟调整单元的分频比为1: 2时，需要以1: 2比例缓冲数据，即每个片内时钟周期，由控制模块控制读取2个字长的数据)，实现测频单元与高速接口输入单元外不同时钟频率的传输，降低测频单元的功耗。
[0033]如图3所示，高速接口输出单元主要包括:LVDS发送器(LVDS_TX)、输出寄存器、输出缓存器。测频单元输出的数据经过一级寄存，平衡数据之间的时序差异，统一通过输出缓冲器输出到LVDS发送器接口，实现单端信号到LVDS信号之间的转换。该单元主要特征包括:
[0034](I)输出的电信号为差分LVDS，打开的LVDS输出接口数量由控制单元控制，最高16对LVDS差分输出接口 ；
[0035](2)输出数据经过寄存器寄存后再输出至输出缓冲器上；
[0036](3)LVDS_TX同时输出寄存器的源同步时钟与寄存器数据。
[0037]如图4所示，所述的时钟调整单元包括:两个独立工作的DLL(延迟锁相环)、锁定判决(Lock dect)、两级时钟多路选择器(MUX1及MUX2)、可编程整数分频器(Divide)、分频控制器(Control2)。两个独立工作的DLL(DLL1及DLL2)，输入的时钟源自高速接口输入单元接收到的LVDS的输入时钟，每个DLL分别适应不同的工作频带，每个DLL都同时输出8个均等分输入相位延迟信号。锁定判决主要判断两个DLL锁定的次序，从工作频带高的，向工作频带低的移动，该锁定判决同时控制第一级的时钟多路选择器(MUXl)输出，输出先锁定的DLL的8个时钟；第二时钟多路器根据设置的延迟数量选择满足要求的时钟信号输出；分频控制器实现对整数分频数器的操作，主要判决分频器需要进行的是奇数分频，偶数分频，不分频，同时调整分频器的输出。该单元的主要特征包括:
[0038](I)具备调节输出时钟相位能力，能够根据设置，将输入的时钟一个周期分成8个相位或4个相位，对输出时钟能够以1/8输入时钟周期或1/4输入时钟周期为延迟单位进行控制(输入时钟周期为T，输出延迟分辨率为T/8时钟周期，即输出延迟时间T/8、T/4、3T/8、T/2、5T/8、3T/4、7T/8可选；当4等分周期时，第二级多路的Τ/4整倍数输出控制有效，其他的多路控制无效；当8等分周期时，第二级多路的全部控制设置有效)；
[0039](2)该时钟调整单元可以旁路，即输入时钟不经过任何DLL，直接输入至时钟多路器；
[0040](3)经过延迟控制的时钟进入整数分频器，分频控制器根据控制单元中设置的分频比，控制整数分频器的输出(分频比为I到32整数，如分频比为I选择不分频输出，分频比为2选择2分频输出)。
[0041]如图5所示，所述的测频运算单元包括:窗函数滤波器、窗函数旁路器(MUX3)、测频运算器、输出选择器(MUX4)、R0M、运算控制器(Control3)。
[0042]窗函数滤波器提供两种典型窗函数滤波器供选择:余弦窗函数、指数窗函数；滤波器阶数N固定为16阶，其系数由运算控制器根据控制单元中的设置进行配置。
[0043]窗函数旁路器同时连接窗函数滤波器的输入及输出，可以将未经过窗函数滤波的数据直接传递给测频运算器。
[0044]测频运算器由1024点的FFT，512点FFT，256点FFT，128点FFT，64点FFT，上述的结构由其子集构成(即1024点的FFT由512点FFT构成，512点FFT由256点FFT构成，如此类推)；32点DFT，16点DFT，8点DFT为独立的DFT运算结构。其基本的工作流程是，首先运算控制器根据设置的有效输入位数，选择的运算结构，读取ROM中存储的计算因子，并将因子写入测频运算器中的对应位置；然后运算控制器根据设置的数据读取方式，将源自窗函数旁路器的数据加载入测频运算器；加载完成后启动运算；运算结束后根据设置的输出要求，启动输出选择器，选择符合要求的数据输出。该单元的主要特征包括:
[0045](I)其测频的运算方式包括采用定点数FFT，1024点，512点，256点，128点，64点可选；
[0046](2)其测频的运算方式包括采用定点数DFT，8点，16点，32点可选；
[0047](3)运算用的旋转因子系数固化在ROM中，根据选择的测频方式，对应寄存器会得到控制单元由片内的ROM中获得的归一化系数，超出在控制单元中设置值的I位以上的运算因子将被截断(当输入为8位时，读取的运算因子被截断为8位)；
[0048](4)测频的运算精度，8位，10位，12位，14位，16位可设置；
[0049](5)窗函数滤波器提供两种典型窗函数滤波器供选择，分别是余弦窗函数，指数窗函数，滤波器阶数N固定为16阶，其系数通过控制单元进行配置；
[0050](6)输出选择器将测频运算器的运算结果根据控制单元设置的最大值输出，最小值输出，超门限输出的方式，选择其中符合要求的输出。
[0051]如图6所示，所述的控制单元包括:三线SPI接口(SPI)，两线I2C接口(I2C)，接口控制模块，寄存器堆。
[0052]三线SPI接口包括三线SPI输入(SPI_I)及三线SPI输出(SPI_0)，实现SPI 口的输入输出访问，三线SPI的信号包括输入片选信号(ISEN),输入时钟信号(ISCK),输入数据/指令信号(ISD)，输出片选信号(OSEN)，输出时钟信号，输出数据/指令信号(OSD)，其主要特征是在时钟有效的情况下，输入片选信号有效时，输入数据/指令接口接收外部设备输入的指令/数据；当需要输出信息时，输出时钟信号接口输出位同步时钟，输出片选信号维持有效状态，输出数据/指令信号以输出时钟为位同步参考时钟，同步输出数据/指令。
[0053]三线I2C实现I2C接口输入输出访问，该接口工作于12C从设备状态，其主要特征包括片选信号(CS),输入/输出信号(I/O)。片选信号有效时，输入/输出接口首先工作于接收状态，接收传输的指令/数据指令，根据后级接口控制模块的控制决定是否进入输出状态。
[0054]接口控制模块将三线SPI接口 /两线I2C接口接收到的数据帧，其帧格式为:帧头、指令、地址、数据、效验位(CRC16，采用16位循环冗余效验)，如图7所示；当接收到完整的帧信息后，首先根据帧格式检查最后传输的效验信息是否正确，如出错通过对应发送接口反馈出错信息；如正确将帧信息分解为地址，数据，指令，根据分解的结果，对相应地址的寄存器进行读/写操作，并将执行情况通过对应接口反馈回外部设备。
[0055]寄存器堆包括接口配置寄存器堆、时钟配置寄存器堆、运算设置寄存器堆。接口配置寄存器堆提供对接口总线的数量的设置(8/10/12/14/16位总线选择)，DDR/SDR(双倍数据数率/单倍数据数率选择)，取样窗口(正边沿/负边沿)。接口状态寄存器堆，根据接收到的指令，锁存高速接口模块中FIFO，通过该部分的数据可以判断设置的时钟延迟是否具备正确的采样窗口。时钟配置寄存器堆提供对周期等分数的控制，延迟控制寄存器，引脚控制相位延迟使能，内部整数分频频率设置。运算配置寄存器堆提供对运算结构选择，窗函数补偿设置，输出结果判决。
[0056]所述控制单元的主要特征包括:
[0057](I)具备三线SPI接口，两线I2C接口；
[0058](2)通过上述两种接口，访问片内控制寄存器，进行相关设置；
[0059](3)具备高速接口状态寄存器堆，根据控制接口的命令锁存高速输入接口 FIFO内部数据。
[0060]本发明的原理:
[0061]时基信号是无限长，而具体关注的位置是其中的一个有限的时间窗t 口内频率的特征，对于一个无限长的时基信号首先划分成许多小的时间间隔，以便确定在相应时间间隔内存在的频率。为了研究信号在时间gamma的局部特性，需要加强在时间gamma的信号，而压缩在其他时间的信号，这可通过用中心在gamma的窗函数h(r)与信号相乘来实现，即通过加窗把关心的信号取出来，此时信号变为:
[0062]St ( gamma ) = s(r)h(r-t),注:在 gamma = t 时,st(r) = s ( gamma );其他时，st(r ) = O
[0063]采样的信号是两个时间的函数，即所关心的固定时间段参考点t和执行时间gamma。窗函数决定了取出的信号围绕时间t大体上不变，而离开所关心时间t的信号被大大压缩。
[0064]离散傅立叶变换(DFT)通过将信号映射到正交的复指数空间，得到信号的频谱，设信号为X (η)，其计算式如下:
【权利要求】
1.具备高速接口的快速测频电路，其特征、包括:高速接口输入单元、时钟调整单元、测频运算单元、高速接口输出单元、控制单元；所述高速接口输入单元分别连接控制单元、时钟调整单元和测频运算单元，所述高速接口输出单元分别连接控制单元、时钟调整单元和测频运算单元；所述控制单元设置高速接口输入单元、时钟调整单元，测频运算单元、高速接口输出单元的工作状态； 所述高速接口输入单元由控制单元控制，同时接收数据与位同步时钟，接收到的数据进入测频运算单元，接收到的位同步时钟进入时钟调整单元；所述高速接口输入单元包括:LVDS接收器、正边沿触发捕获模块、负边沿触发捕获模块、高速接口控制模块、先进先出缓冲模块；所述LVDS接收器的输出同时连接正边沿触发捕获模块、负边沿触发捕获模块，正边沿触发捕获模块、负边沿触发捕获模块的输出同时连接高速接口控制模块，高速接口控制模块的数据输出连接先 进先出缓冲模块；LVDS接收器的使能由高速接口控制模块控制，启动的LVDS接收器将接收到的低压差分信号LVDS转换为单端数字系统电平；正边沿触发捕获模块采用经过时钟调整单元处理时钟信号的正边沿对转为单端的输入数据进行捕获；负边沿触发捕获模块采用经过时钟调整单元处理时钟信号的负边沿对转为单端的输入数据进行捕获；高速接口控制模块根据设置的数据有效形式及有效捕获边沿，将输入数据拼装，并顺序写入先进先出缓冲模块； 所述时钟调整单元输入时钟由高速接口输入单元提供，经时钟调整单元调整后的时钟提供给高速接口输入单元，经时钟调整单元分频后的时钟提供给控制单元、测频运算单元及高速接口输出单元； 所述测频运算单元处理源自高速接口输入单元的先进先出缓冲模块的输出数据，测频运算单元的运算结果输出至高速接口输出单元；测频运算单元包括:窗函数滤波器、窗函数旁路器、测频运算器、运算控制器、ROM、输出选择器；窗函数旁路器同时连接测频运算单元的输入、窗函数滤波器、运算控制器、测频运算器，测频运算器连接输出选择器，测频运算器、输出选择器和ROM均受运算控制器控制；窗函数旁路器选择进入测频运算器的数据是否需要经过窗函数滤波器的处理，测频运算器由快速傅立叶变换FFT模块及离散傅里叶变换DFT模块构成；测频运算器的输入数据源自窗函数旁路器，计算因子由运算控制器从ROM读取后，写入测频运算器；输出选择器由运算控制器操作，根据控制单元的设置，选择符合要求的测频运算器结果输出。
2.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述控制单元设置高速接口输入单元的时钟有效方式，包括正边沿有效，负边沿有效；控制单元设置高速接口输入单元的数据有效形式；控制单元设置高速接口输入单元捕获数据通过先进先出缓冲模块中的输出比例；控制单元设置高速接口输入单元的有效位数；控制单元控制测频运算单元从自身ROM中加载测频运算因子的有效位数；控制单元设置时钟调整单元的延迟控制方式，控制方式分为通过引脚设置及寄存器设置；控制单元设置时钟调整单元的对时钟延迟的数量；控制单元设置时钟调整单元输出时钟的分频比例；控制单元根据选择窗函数，选择对应的窗函数输出路径，外部设备通过控制单元实现对窗函数寄存器的系数配置；控制单元设置测频运算单元中运算控制器的工作方式，通过运算控制器对经过窗函数旁路器的数据进行读取方式选择，读取方式分连续读取及帧数据读取；控制单元设置测频运算单元中输出选择器的工作方式；控制单元设置高速接口输出单元的有效位数。
3.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述高速接口输入单元中，高速接口控制模块将输入数据拼装的方法为:当设置单边沿有效，再根据设置的有效边沿，选择对应边沿的捕获模块数据；设置双边沿有效时，交叠选择正、负边沿捕获模块数据。
4.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述时钟调整单元包括:两个独立工作的延迟锁相环、锁定判决模块、两级时钟多路模块、分频控制器，可编程整数分频器；两个独立工作的延迟锁相环输入的时钟源自高速接口输入单元中LVDS接收器转换的单端时钟信号，两个延迟锁相环的锁定信号同时与锁定判决模块连接，锁相环的输出依次与两级时钟多路模块连接，第二级时钟多路模块输出的一支与可编程整数分频器连接，另一支直接进入高速接口输入单元，分频控制器控制可编程整数分频器的输出；每个延迟锁相环分别适应不同的工作频带；所述锁定判决模块主要判断两个延迟锁相环锁定的先后次序，同时控制两级时钟多路模块的第一级输出，输出先锁定的延迟锁相环时钟；两级时钟多路模块的第二级由控制单元控制输出；被选定的经过延迟锁相环延迟的时钟过两级时钟多路模块后进入可编程整数分频器，由可编程整数分频器按控制单元设置的分频比输出，输出的时钟进入测频运算单元、高速接口输出单元、控制单元。
5.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述测频运算单元的运算结果有四种输出方式，分别是直接输出、最大值输出、最小值输出、超出门限值输出。
6.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述测频运算单元测频的运算方式提供包括采用16位定点数FFT变换，FFT的点数1024点，512点，256点，128点，64点供选择；及采用16位定点数DFT变换，DFT点数8点，16点，32点供选择。
7.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述窗函数滤波器提供两种典型窗函数滤波器供选择，分别是余弦窗函数、指数窗函数，窗函数滤波器阶数N固定为16阶，窗函数系数通过控制单元进行配置。
8.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述高速接口输出单元包括依次连接的:输出寄存器、输出缓冲器、LVDS发送器；测频运算单元的输出的数据经过控制单元选择后，存入高速接口输出单元的输出寄存器，统一通过输出缓冲器输出到LVDS发射器，实现单端信号到LVDS信号之间的转换；输出寄存器采用的是时钟调整单元分频后的输出时钟作基准时钟；输出缓冲器将时钟调整单元分频后的输出时钟与输出寄存器经过延迟控制，调整输出数据与时钟相位关系，并行缓冲输出。
9.如权利要求1所述具备高速接口的快速测频电路，其特征是，所述的控制单元包括:三线SPI接口、两线I2C接口、接口控制模块和寄存器堆，三线SPI接口和两线I2C接口连接接口控制模块，再与寄存器堆连接；寄存器堆由电路的各个单元的控制寄存器阵列组成，依所属单元分为:接口配置寄存器堆，时钟配置寄存器堆，运算设置寄存器堆，接口状态寄存器堆；通过接口状态寄存器堆能够锁存高速接口输入单元中先进先出缓冲模块的值。
【文档编号】H03L7/08GK103986462SQ201410239560
【公开日】2014年8月13日 申请日期:2014年5月30日 优先权日:2014年5月30日
【发明者】魏敬和, 邹家轩, 桂江华, 周昱, 于宗光 申请人:中国电子科技集团公司第五十八研究所