基于电荷再分配的10位超低功耗逐次逼近型模数转换器的制造方法

基于电荷再分配的 10 位超低功耗逐次逼近型模数转换器的制造方法
【专利摘要】本发明提供一种基于电荷再分配的10位超低功耗逐次逼近型模数转换器，其中所述模数转换器包括：采样网络、与采样网络连接的差分电容阵列、与差分电容阵列连接的比较器、与比较器连接的逐次逼近控制逻辑；差分电容阵列包括连接比较器电路正相输入端的第一电容阵列和连接比较器电路反相输入端的第二电容阵列；第一电容阵列和第二电容阵列均由9组二进制结构的电容组成，且所有冗余电容的下极板选择连接共模电压或地，其余的8组电容选择连接共模电压、电源电压或地；逐次逼近控制逻辑的输出端控制差分电容阵列的电容开关的切换选择连接电压；第一电容阵列和第二电容阵列对输入信号进行采样且输入至比较器，比较器的比较结果输入至逐次逼近控制逻辑。
【专利说明】基于电荷再分配的10位超低功耗逐次逼近型模数转换器

【技术领域】
[0001] 本发明涉及数模混合集成电路设计领域，尤其涉及基于电荷再分配的超低功耗逐 次逼近型模数转换器。

【背景技术】
[0002] 逐次逼近型模数转换器（SAR ADC)是一种中等精度中等采样速率的模数转换器类 型，它具有结构简单、面积小、功耗低的优点，因而广泛应用于各种医疗、便携式电子设备和 通信系统中。由于逐次逼近模数转换器不需要诸如运算放大器等线性增益模块，使得SAR ADC能够较好地适应特征尺寸的减小和电源电压降低的工艺演化趋势。随着工艺的进步， SAR ADC所能达到的转换速率也增加到数百兆，从而可以和流水线型模数转换器媲美，并且 有着更高的功耗利用率。
[0003] 逐次逼近型模数转换器主要由数模（D/A)转换器、比较器和逐次逼近寄存器组 成，其中D/A转换器一般为二进制电容式结构。电荷重分配型D/A转换器由于其开关控制 的简易性和高效性得到了广泛应用。
[0004] 对于传统的基于电容阵列的逐次逼近型模数转换器，由于电容阵列相对较大的面 积，导致了传统逐次逼近型模数转换器的精度无法做到很高，同时，较大的电容面积，会引 起功耗的增加。


【发明内容】

[0005] 本发明的目的在于提供基于电荷再分配的10位超低功耗逐次逼近型模数转换 器，解决传统的基于电容阵列的逐次逼近型模数转换器，由于电容阵列相对较大的面积，导 致了传统逐次逼近型模数转换器的精度无法做到很高，并且会引起功耗的增加的问题。
[0006] 为了解决上述技术问题，本发明实施例提供的基于电荷再分配的10位超低功耗 逐次逼近型模数转换器，其中，包括：采样网络、与所述采样网络连接的差分电容阵列、与所 述差分电容阵列连接的比较器、与所述比较器的输出端连接的逐次逼近控制逻辑；其中
[0007] 所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接 所述比较器电路反相输入端的第二电容阵列；其中
[0008] 所述第一电容阵列和所述第二电容阵列均由9组二进制结构的电容组成，其中所 述第一电容阵列的冗余电容和所述第二电容阵列的冗余电容的下极板选择连接共模电压 V?或者地GND，其余的8组电容选择连接共模电压Vc*、电源电压VKEF或者地GND ;
[0009] 所述逐次逼近控制逻辑的输出端控制所述差分电容阵列的电容开关的切换选择 连接电压；
[0010] 其中，所述第一电容阵列和所述第二电容阵列对输入信号进行米样，并将米样结 果输入至所述比较器，所述比较器的比较结果输入至所述逐次逼近控制逻辑，实现对输入 信号的逐次逼近。
[0011] 进一步的，所述逐次逼近控制逻辑包括：与所述比较器连接的移位寄存器以及与 所述移位寄存器连接D触发器DFF，所述D触发器DFF的输出端输出转换完成信号ΕΝ。 [0012] 进一步的，所述移位寄存器包括9个串联连接的子单元，
[0013] 其中所述子单元的第一输入端均与比较完成信号Valid连接，上一个子单元的第 一输出端均与下一个子单元的第二输入端连接；
[0014] 第一个子单元的第二输入端与采样时钟信号Sample的非连接，最后一个子单元 的第一输入端连接于所述D触发器DFF的第一输入端，且最后一个子单兀的第一输出端还 连接于所述D触发器DFF的第二输入端连接；
[0015] 所述子单元的第二输出端均与第一下极板开关信号（Pi)连接，所述子单元的第三 输出端均与第二下极板开关信号（Ni)连接，其中，i为1 = i = 9的自然数；
[0016] 所述子单元的第四输出端均与比较器第一输出信号Voutp连接，所述子单元的第 五输出端均与比较器第二输出信号Voutn连接。
[0017] 进一步的，所述逐次逼近控制逻辑中的子单元包括：第十八M0S晶体管M18,第 十九M0S晶体管M19,第二十M0S晶体管M20,第二i^一 M0S晶体管M21，第二十二M0S晶体 管M22,第二十三M0S晶体管M23,第二十四M0S晶体管M24,第二十五M0S晶体管M25,第 二十六M0S晶体管M26,第二十七M0S晶体管M27,第二十八M0S晶体管M28,第二十九M0S 晶体管M29,第三十M0S晶体管M30 ;
[0018] 所述第十八M0S晶体管M18的栅极连接于第一端口 D ;所述第十八M0S晶体管M18 的栅极还连接于所述第二十M0S晶体管M20的栅极；
[0019] 所述第二十M0S晶体管M20的源极接地连接，所述第二十M0S晶体管M20的漏极 连接于所述第十九M0S晶体管M19的源极；
[0020] 所述第十九M0S晶体管M19的栅极连接于所述比较完成信号Valid，所述第十九 M0S晶体管M19的漏极连接于所述第十八M0S晶体管M18的漏极，所述第十八M0S晶体管 M18的源极和所述第二i^一 M0S晶体管M21的源极连接于电源电压VKEF ;
[0021] 所述第二i^一 M0S晶体管M21的栅极连接于所述第十八M0S晶体管M18的漏极， 所述第十八M0S晶体管M18的漏极产生第一时钟信号CLl ;
[0022] 所述第二十一 M0S晶体管M21的栅极还连接于所述第二十三M0S晶体管M23的栅 极，所述第二十三M0S晶体管M23的源极接地；
[0023] 所述第二十三M0S晶体管M23的漏极连接于所述第二十二M0S晶体管M22的漏 极，所述第二十二M0S晶体管M22的栅极连接于所述第十九M0S晶体管M19的栅极，所述第 二十二M0S晶体管M22的源极连接于所述第二i^一 M0S晶体管M21的漏极；
[0024] 所述第二十二M0S晶体管M22的漏极连接于所述第二十七M0S晶体管M27的栅极， 所述第二十二M0S晶体管M22的漏极的输出信号给所述第二十七M0S晶体管M27的栅极， 所述第二十七M0S晶体管M27的漏极连接于所述第二十九M0S晶体管M29的漏极，所述第 二十九M0S晶体管M29的源极接地连接，所述第二十九M0S晶体管M29的栅极连接于所述 第十八M0S晶体管M18的漏极，所述第二十九M0S晶体管M29的漏极还连接于所述第二下 极板开关信号队；
[0025] 所述第三十M0S晶体管M30的源极接地连接，所述第三十M0S晶体管M30的栅极 连接于所述第十八M0S晶体管M18的漏极，所述第三十M0S晶体管M30的漏极连接于所述 第一下极板开关信号Pi，所述第三十M0S晶体管M30的漏极还连接于所述第二十八M0S晶 体管M28的漏极，所述第二十八MOS晶体管M28的栅极还连接于所述第二十七MOS晶体管 M27的栅极；
[0026] 所述第二十七M0S晶体管M27的源极连接于所述第二十五M0S晶体管M25的漏极， 所述第二十五M0S晶体管M25的栅极连接于所述比较器第一输出信号Voutp ;
[0027] 所述第二十五MOS晶体管M25的源极连接于所述第二十六MOS晶体管M26的源极， 所述第二十六M0S晶体管M26的栅极连接于所述比较器第二输出信号Voutn，所述第二十六 M0S晶体管M26的漏极连接于所述第二十八M0S晶体管M28的源极；
[0028] 所述第二十六M0S晶体管M26的源极还连接于所述第二十四M0S晶体管M24的漏 极，所述第二十四M0S晶体管M24的源极连接于所述电源电压V KEF，所述第二十四M0S晶体 管M24的栅极连接于所述第十八M0S晶体管M18的漏极，其中，i为1兰i兰9的自然数。
[0029] 进一步的，所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一 上极板与所述第一下极板之间的第一至第九并排排列的电容以及与所述第一至第九电容 一一对应连接的电容开关；
[0030] 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与 所述第二下极板之间的第一至第九并排排列的电容以及与所述第一至第九电容一一对应 连接的电容开关；
[0031] 所述比较器的正极输入端与所述第一上极板连接，负极输入端与所述第二上极板 连接；
[0032] 所述第一上极板并通过所述采样网络的第一自举开关&连接正相差分模拟输入 信号V P ;
[0033] 所述第二上极板并通过所述采样网络的第二自举开关1(2连接反相差分模拟输入 信号v N;
[0034] 所述第一电容阵列的所述第一下极板分别通过开关选择连接共模电压VCM和地 GND以及除第一电容阵列的冗余电容Q外的其他电容下极板通过开关选择连接电源电压 Vref ;
[0035] 所述第二电容阵列的所述第二下极板分别通过开关选择连接共模电压VCM和地 GND以及除第二电容阵列的冗余电容〇/外的其他电容下极板通过开关选择连接电源电压 Vref。
[0036] 进一步的，所述第一电容阵列的第一电容Q的电容值为C，第二电容的电容值 等于第一电容Q的电容值C，第三电容(： 2至第九电容C8的电容值为Ci+1 = 2Q，其中，i为 1彡i彡7的自然数；
[0037] 所述第二电容阵列的第一电容〇/的电容值为C，第二电容C/的电容值等于第 一电容〇/的电容值C，第三电容(： 2'至第九电容C8'的电容值为Ci+1' = 2C/，其中，i为 1彡i彡7的自然数。
[0038] 进一步的，所述第一电容阵列和所述第二电容阵列的开关时序包括：
[0039] 所述第二自举开关K2和第二自举开关K2对正相差分模拟输入信号V P和反相差分 模拟输入信号VN进行采样，得到正相输入信号和反相输入信号；
[0040] 多次比较所述正向输入信号和所述反相输入信号，在初次所述正向输入信号小于 /大于所述反相输入信号时，控制第一 /第二电容阵列的最大电容值的一组电容的下极板 的共模电压veM切换为电源电压VKEF，所述第二/第一电容阵列的最大电容值的一组电容的 下极板的共模电压VeM切换为地GND。
[0041] 进一步的，所述第一电容阵列和所述第二电容阵列的开关时序还包括：
[0042] 如果初次比较阶段时正向输入信号小于反向输入信号，那么后续比较过程中，若 正向输入信号小于反向输入信号，贝 1J第一电容阵列对应的位电容下极板的地GND切换为电 源电压VKEF ;若正向输入信号大于反向输入信号，则第二电容阵列对应的位电容下极板接法 不变，对应位电容的前一个位电容下极板的地GND切换为共模电压Vc* ;
[0043] 在初次所述正向输入信号大于所述反相输入信号时，在后续比较中，若正向输入 信号小于反向输入信号时，则所述第一电容阵列对应位的电容下极板接法不变，对应位的 前一个位电容下极板的地GND切换为共模电压V。!!;若所述正向输入信号大于所述反向输入 信号时，则第二电容阵列对应的位电容下极板的地GND切换为V KEF ;
[0044] 在最后一次比较时，若正向输入信号小于/大于反向输入信号，贝1J第一 /第二电 容阵列的冗余电容的地GND切换共模电压Vc*，第二/第一电容阵列对应的位电容接法不 变；
[0045] 输出比较得到的二进制码和转换完成信号。
[0046] 进一步的，所述比较器包括：第一M0S晶体管M1，第二M0S晶体管M2,第三M0S晶体 管M3,第四M0S晶体管M4,第五M0S晶体管M5,第六M0S晶体管M6,第七M0S晶体管M7,第 八M0S晶体管M8,第九M0S晶体管M9,第十M0S晶体管M10,第i^一 M0S晶体管M11，第十二 M0S晶体管M12,第十三M0S晶体管M13,第十四M0S晶体管M14,第十五M0S晶体管M15,第 十六M0S晶体管M16,第十七M0S晶体管M17,其中
[0047] 所述第一 M0S晶体管Ml的漏极与所述第二M0S晶体管M2的漏极连接，且所述第 一 M0S晶体管Ml的漏极连接于所述比较器第一输出信号Voutp ;
[0048] 所述第一 M0S晶体管Ml的源极与所述第三M0S晶体管M3的源极电源连接，所述 第三M0S晶体管M3的漏极与所述第四M0S晶体管M4的漏极连接，且所述第四M0S晶体管 M4的漏极还连接于所述第一 M0S晶体管Ml的栅极；
[0049] 所述第一 M0S晶体管Ml的栅极与所述第二M0S晶体管M2的栅极连接，所述第二 M0S晶体管M2的源极与所述第四M0S晶体管M4的源极接地连接，所述第四M0S晶体管M4 的栅极与所述第三M0S晶体管M3的栅极连接；
[0050] 所述第四M0S晶体管M4的栅极还连接于所述第七M0S晶体管M7的漏极，所述第 七M0S晶体管M7的漏极还连接于所述第六M0S晶体管M6的漏极和所述第五M0S晶体管M5 的漏极；
[0051] 所述第五M0S晶体管M5的栅极连接于比较器第二时钟控制信号CLK，所述第五 M0S晶体管M5的源极与所述第六M0S晶体管M6的源极电源连接；
[0052] 所述第六M0S晶体管M6的栅极与所述第七M0S晶体管M7的栅极连接，所述第七 M0S晶体管M7的源极与所述第八M0S晶体管M8的漏极连接；
[0053] 所述第八M0S晶体管M8的栅极连接于比较器的第二输入端VINN，所述比较器的第 二输入端VINN与所述第二电容阵列的第二下极板反相差分模拟输入信号V N相连接，所述 第八M0S晶体管M8的源极与所述第十M0S晶体管M10的源极连接，且所述第十M0S晶体管 M10的源极与所述第九M0S晶体管M9的漏极连接；
[0054] 所述第九M0S晶体管M9的栅极连接于所述比较器第二时钟控制信号CLK，所述第 九M0S晶体管M9的漏极接地连接；
[0055] 所述第十M0S晶体管M10的栅极连接于比较器的第一输入端VINP所述比较器的 第一输入端VINP与所述第一电容阵列的第一下极板正相差分模拟输入信号V P相连接，所 述第十M0S晶体管M10的漏极连接于所述第i^一 M0S晶体管Ml 1的源极，所述第i^一 M0S晶 体管Mil的漏极连接于所述第十二M0S晶体管M12的漏极,所述第^^一 M0S晶体管Mil的 栅极连接于所述第十二M0S晶体管M12的栅极，且所述第十二M0S晶体管M12的栅极连接 于所述第七M0S晶体管M7的漏极；
[0056] 所述第十二M0S晶体管M12的漏极还连接于所述第七M0S晶体管M7的栅极，所述 第十二M0S晶体管M12的源极与所述第十三M0S晶体管M13的源极电源连接；
[0057] 所述第十三M0S晶体管M13的栅极连接于所述比较器第二时钟控制信号CLK，所述 第十三M0S晶体管M13的漏极连接于所述第十二M0S晶体管M12的漏极；
[0058] 所述第十二M0S晶体管M12的漏极还连接于所述第十四M0S晶体管M14的栅极，且 所述第十四M0S晶体管M14的栅极与所述第十五M0S晶体管M15的栅极连接，所述第十五 M0S晶体管M15的源极接地连接；
[0059] 所述第十五M0S晶体管M15的漏极与所述第十四M0S晶体管M14的漏极连接，且 所述第十五M0S晶体管M15的漏极连接于所述第十六M0S晶体管M16的栅极，所述第十六 M0S晶体管M16的栅极与所述第十七M0S晶体管M17的栅极连接，所述第十七M0S晶体管 M17的源极接地连接；
[0060] 所述第十七M0S晶体管M17的漏极与所述第十六M0S晶体管M16的漏极连接，且所 述第十六M0S晶体管M16的漏极连接于所述比较器第二输出信号Voutn，所述第十六M0S 晶体管M16的源极与所述第十四M0S晶体管M14的源极电源连接。
[0061] 本发明的上述技术方案的有益效果如下：
[0062] 本发明的方案中，通过采用9组二进制结构的电容组成10位逐次逼近型模数转换 器，并将最后一位冗余电容应用了二进制转换，这样节约了一半的电容，节约了电容阵列的 面积，同时通过逐次逼近控制逻辑，来控制差分电容阵列的电容开关的切换选择连接电压 的开关时序，极大的节省了电容阵列的面积和功耗，从而实现基于电荷再分配的10位超低 功耗的模数转换器。

【专利附图】

【附图说明】
[0063] 图1基于电荷再分配的10位超低功耗逐次逼近型模数转换器结构框图；
[0064] 图2为本发明实施例中可编程逐次逼近逻辑的结构图；
[0065] 图3为本发明实施例中可编程逐次逼近逻辑中子单元的电路图；
[0066] 图4为基于电荷再分配的10位超低功耗逐次逼近型模数转换器工作模式下差分 电容阵列的电路图；
[0067] 图5为本发明实施例中可编程逐次逼近逻辑中子单元的时序图；
[0068] 图6为本发明实施例中开关时序电路原理图；
[0069] 图7为图6的开关时序电路原理图的A部分不意图；
[0070] 图8为图6的开关时序电路原理图的B部分示意图；
[0071] 图9为图6的开关时序电路原理图的C部分不意图；
[0072] 图10为图6的开关时序电路原理图的D部分示意图；
[0073] 图11为本发明实施例中比较器的电路图。

【具体实施方式】
[0074] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0075] 本发明提供一种基于电荷再分配的10位超低功耗逐次逼近型模数转换器，通过 逐次逼近控制逻辑的输出端控制所述差分电容阵列的电容开关的切换选择连接电压的开 关时序，可以极大的节省了电容阵列的面积和功耗，还可以通过将最后一个冗余电容，应 用到模数转换中，从而节约了 一半的电容。
[0076] 如图1至11所示，本发明实施例提供的基于电荷再分配的10位超低功耗逐次逼 近型模数转换器中，包括：采样网络、与所述采样网络连接的差分电容阵列、与所述差分电 容阵列连接的比较器、与所述比较器的输出端连接的逐次逼近控制逻辑；其中
[0077] 所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接 所述比较器电路反相输入端的第二电容阵列；其中
[0078] 所述第一电容阵列和所述第二电容阵列均由9组二进制结构的电容组成，其中所 述第一电容阵列的冗余电容和所述第二电容阵列的冗余电容的下极板选择连接共模电压 V?或者地GND，其余的8组电容选择连接共模电压Vc*、电源电压VKEF或者地GND ;
[0079] 其中所述VKEF为电源电压，共模电压VCM = VKEF/2, GND为地电压。
[0080] 所述逐次逼近控制逻辑的输出端控制所述差分电容阵列的电容开关的切换选择 连接电压；
[0081] 其中上述的逐次逼近控制逻辑接收比较器的比较结果以及比较完成信号，分别相 应地依次切换第一、第二电容阵列的每组位电容直至完成逐次逼近过程，同时锁存并输出 每次比较结果，并且在下一次采样时把所有电容的下极板复位到初始值。
[0082] 其中，所述第一电容阵列和所述第二电容阵列对输入信号进行采样，并将采样结 果输入至所述比较器，所述比较器的比较结果输入至所述逐次逼近控制逻辑，实现对输入 信号的逐次逼近。
[0083] 如图1所示，基于电荷再分配的10位超低功耗逐次逼近型模数转换器由采样网 络，差分电容阵列，比较器，逐次逼近控制逻辑和输出锁存器组成。上述的采样网络由自举 开关和差分电容阵列组成，其中所述差分电容阵列由全二进制结构的电容组构成，实质为 一个可配置的电容型数模转换器；所述比较器由单级放大锁存电路构成，用于比较差分电 容阵列的电压值，即通过比较第一电容阵列和第二电容阵列上极板的电压，输出比较结果 以及比较完成信号；所述逐次逼近控制逻辑，产生控制信号完成模数转换器的逐次逼近过 程；输出锁存器锁存并输出转换完成得到的数字输出码，所述输出锁存器在完成每一次采 样转换后统一锁存前述逐次逼近控制逻辑的数字码并输出到片外。
[0084] 为了将传统时序中并不参与实际切换的冗余电容（也就是最后一组单位电容）利 用起来，不仅相对于传统时序节省了一半的电容数量（面积），而且也节省了功耗。
[0085] 如图2所示，本发明的又一实施例的基于电荷再分配的10位超低功耗逐次逼近型 模数转换器中，所述逐次逼近控制逻辑包括：与所述比较器连接的移位寄存器以及与所述 移位寄存器连接D触发器DFF，所述D触发器DFF的输出端输出转换完成信号EN。
[0086] 9个子单元串联连接实质上构成了一个移位寄存器，每一次比较完成后，触发比较 完成信号Valid由低变高，进而子单兀电路对比较器第一输出信号Voutp，比较器第二输出 信号Voutn进行采样，并产生第一下极板开关信号Ρρ第二下极板开关队信号（Ρρ队是控 制电容阵列下级板开关的信号）输入到差分电容阵列的下级板控制开关完成逐次逼近的 过程。整个转换完成后由DFF输出一个转换完成信号EN，触发输出锁存器对数据进行锁存。
[0087] 如图2所示，本发明的又一实施例的基于电荷再分配的10位超低功耗逐次逼近型 模数转换器中，所述移位寄存器包括9个串联连接的子单元，
[0088] 其中所述子单元的第一输入端均与比较完成信号Valid连接，上一个子单元的第 一输出端均与下一个子单元的第二输入端连接；
[0089] 第一个子单元的第二输入端与采样时钟信号Sample的非连接，最后一个子单元 的第一输入端连接于所述D触发器DFF的第一输入端，且最后一个子单兀的第一输出端还 连接于所述D触发器DFF的第二输入端连接；
[0090] 所述子单元的第二输出端均与第一下极板开关信号（Pi)连接，所述子单元的第三 输出端均与第二下极板开关信号（Ni)连接，其中，i为1 = i = 9的自然数；
[0091] 所述子单元的第四输出端均与比较器第一输出信号Voutp连接，所述子单元的第 五输出端均与比较器第二输出信号Voutn连接；
[0092] 如图3所示，本发明的又一实施例的基于电荷再分配的10位超低功耗逐次逼近 型模数转换器中，所述逐次逼近控制逻辑中的子单元包括：第十八M0S晶体管M18,第十九 M0S晶体管M19，第二十M0S晶体管M20，第二^-一 M0S晶体管M21，第二十二M0S晶体管M22， 第二十三M0S晶体管M23,第二十四M0S晶体管M24,第二十五M0S晶体管M25,第二十六M0S 晶体管M26,第二十七M0S晶体管M27,第二十八M0S晶体管M28,第二十九M0S晶体管M29， 第三十M0S晶体管M30 ;
[0093] 所述第十八M0S晶体管M18的栅极连接于第一端口 D ;所述第十八M0S晶体管M18 的栅极还连接于所述第二十M0S晶体管M20的栅极；
[0094] 所述第二十M0S晶体管M20的源极接地连接，所述第二十M0S晶体管M20的漏极 连接于所述第十九M0S晶体管M19的源极；
[0095] 所述第十九M0S晶体管M19的栅极连接于所述比较完成信号Valid，所述第十九 M0S晶体管M19的漏极连接于所述第十八M0S晶体管M18的漏极，所述第十八M0S晶体管 M18的源极和所述第二i^一 M0S晶体管M21的源极连接于电源电压VKEF ;
[0096] 所述第二i^一 M0S晶体管M21的栅极连接于所述第十八M0S晶体管M18的漏极， 所述第十八M0S晶体管M18的漏极产生第一时钟信号CLl ;
[0097] 所述第二十一 M0S晶体管M21的栅极还连接于所述第二十三M0S晶体管M23的栅 极，所述第二十三M0S晶体管M23的源极接地；
[0098] 所述第二十三M0S晶体管M23的漏极连接于所述第二十二M0S晶体管M22的漏 极，所述第二十二M0S晶体管M22的栅极连接于所述第十九M0S晶体管M19的栅极，所述第 二十二M0S晶体管M22的源极连接于所述第二i^一 M0S晶体管M21的漏极；
[0099] 所述第二十二M0S晶体管M22的漏极连接于所述第二十七M0S晶体管M27的栅极， 所述第二十二MOS晶体管M22的漏极的输出信号给所述第二十七MOS晶体管M27的栅极， 所述第二十七M0S晶体管M27的漏极连接于所述第二十九M0S晶体管M29的漏极，所述第 二十九M0S晶体管M29的源极接地连接，所述第二十九M0S晶体管M29的栅极连接于所述 第十八M0S晶体管M18的漏极，所述第二十九M0S晶体管M29的漏极还连接于所述第二下 极板开关信号队；
[0100] 所述第三十MOS晶体管M30的源极接地连接，所述第三十MOS晶体管M30的栅极 连接于所述第十八M0S晶体管M18的漏极，所述第三十M0S晶体管M30的漏极连接于所述 第一下极板开关信号Pi，所述第三十M0S晶体管M30的漏极还连接于所述第二十八M0S晶 体管M28的漏极，所述第二十八M0S晶体管M28的栅极还连接于所述第二十七M0S晶体管 M27的栅极；
[0101] 所述第二十七M0S晶体管M27的源极连接于所述第二十五M0S晶体管M25的漏极， 所述第二十五M0S晶体管M25的栅极连接于所述比较器第一输出信号Voutp ;
[0102] 所述第二十五M0S晶体管M25的源极连接于所述第二十六M0S晶体管M26的源极， 所述第二十六M0S晶体管M26的栅极连接于所述比较器第二输出信号Voutn，所述第二十六 M0S晶体管M26的漏极连接于所述第二十八M0S晶体管M28的源极；
[0103] 所述第二十六M0S晶体管M26的源极还连接于所述第二十四M0S晶体管M24的漏 极，所述第二十四M0S晶体管M24的源极连接于所述电源电压V KEF，所述第二十四M0S晶体 管M24的栅极连接于所述第十八M0S晶体管M18的漏极，其中，i为1兰i兰9的自然数。
[0104] 上述逼近控制逻辑的连接方式只是为了实现本方案的开关时序相匹配的连接方 式，本发明的开关时序以优化电容阵列的面积和功耗，完成设计在实际电路工作中是在控 制逻辑控制下产生设计的时序。对于最后一组单位电容，在控制逻辑控制下，只有两种切换 状态，分别是共模电压V eM或地GND，造成在结构与前8组不同，因此为了完成本发明的开关 时序的控制，不仅仅是本方案的逼近控制逻辑的电路，任何可以完成本发明的开关时序的 控制电路，均属于本发明的保护范围，在此不一一举例。
[0105] 如图4所示，为了提高采样线性度，差分电容阵列在采样信号Sample的控制下通 过自举开关对正向模拟输入信号Vp和反向模拟输入信号V N进行米样，因此本发明的又一实 施例的基于电荷再分配的10位中等速率逐次逼近型模数转换器中，所述第一电容阵列包 括：第一上极板，第一下极板以及连接在所述第一上极板与所述第一下极板之间的第一至 第九并排排列的电容以及与所述第一至第九电容一一对应连接的电容开关；
[0106] 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与 所述第二下极板之间的第一至第九并排排列的电容以及与所述第一至第九电容一一对应 连接的电容开关；
[0107] 所述比较器的正极输入端与所述第一上极板连接，负极输入端与所述第二上极板 连接；
[0108] 所述第一上极板并通过所述采样网络的第一自举开关K1连接正相差分模拟输入 信号Vp ;
[0109] 所述第二上极板并通过所述采样网络的第二自举开关K2连接反相差分模拟输入 信号vN;
[0110] 所述第一电容阵列的所述第一下极板分别通过开关选择连接共模电压VCM和地 GND以及除第一电容阵列的冗余电容Q外的其他电容下极板通过开关选择连接电源电压 Vref ;
[0111] 所述第二电容阵列的所述第二下极板分别通过开关选择连接共模电压VCM和地 GND以及除第二电容阵列的冗余电容(V外的其他电容下极板通过开关选择连接电源电压 Vref。
[0112] 其中所述第一电容阵列的第一电容（Q)的电容值为C，第二电容（q)的电容值等 于第一电容（Q)的电容值C，第三电容（C 2)至第九电容（C8)的电容值为Ci+1 = 2Ci，其中， i为1彡i彡7的自然数；
[0113] 所述第二电容阵列的第一电容（〇/)的电容值为C，第二电容（C/)的电容值等于 第一电容（〇/ )的电容值C，第三电容（C2'）至第九电容（C8'）的电容值为Ci+Γ = 2C/， 其中，i为1彡i彡7的自然数。
[0114] 工作模式下差分电容阵列由第一电容阵列和第二电容阵列组成，第一、第二电容 阵列均由第一电容Q至第九电容C 8，共9组二进制结构的位电容组成，其中第一电容Q，和 第二电容q为单位电容，第九电容C8至第二电容q每组位电容之间的电容值大小按照2倍 的关系依次递减，第二电容Q到第九电容C 8位电容的下极板由逐次逼近控制逻辑的输出通 过反相器控制。
[0115] 如图5所示，本发明的又一实施例的基于电荷再分配的10位超低功耗逐次逼近型 模数转换器中，所述第一电容阵列和所述第二电容阵列的开关时序包括：
[0116] 所述第二自举开关K2和第二自举开关K2对正相差分模拟输入信号VP和反相差 分模拟输入信号V N进行采样，得到正相输入信号和反相输入信号；
[0117] 多次比较所述正向输入信号和所述反相输入信号，在初次所述正向输入信号小于 /大于所述反相输入信号时，控制第一 /第二电容阵列的最大电容值的一组电容的下极板 的共模电压veM切换为电源电压VKEF，所述第二/第一电容阵列的最大电容值的一组电容的 下极板的共模电压V eM切换为地GND。
[0118] 所述第一电容阵列和所述第二电容阵列的开关时序还包括：
[0119] 如果初次比较阶段时正向输入信号小于反向输入信号，那么后续比较过程中，若 正向输入信号小于反向输入信号，则第一电容阵列对应的位电容下极板的地（GND)切换为 电源电压（v KEF);若正向输入信号大于反向输入信号，贝U第二电容阵列对应的位电容下极板 接法不变，对应位电容的前一个位电容下极板的地（GND)切换为共模电压（Vc*);
[0120] 在初次所述正向输入信号大于所述反相输入信号时，在后续比较中，若正向输入 信号小于反向输入信号时，则所述第一电容阵列对应位的电容下极板接法不变，对应位的 前一个位电容下极板的地（GND)切换为共模电压（V eM);若所述正向输入信号大于所述反向 输入信号时，则第二电容阵列对应的位电容下极板的地（GND)切换为（V KEF);
[0121] 在最后一次比较时，若正向输入信号小于/大于反向输入信号，贝1J第一 /第二电容 阵列的冗余电容的地（GND)切换共模电压（Vc*)，第二/第一电容阵列对应的位电容接法不 变；
[0122] 输出比较得到的二进制码和转换完成信号。
[0123] 在采样阶段时，控制电容阵列下级板开关的信号第一下极板开关信号Ρρ第二下 极板开关信号队和Q (Q是个输出端口，Q输出信号到下个子电路的D输入端）均复位到地。 当前子单元工作阶段，D节点充电到电源电压VKEF从而把第一时钟信号CLKi下拉到地。当 比较器第一输出信号Voutp，比较器第二输出信号Voutn有效时，输出结果被第一下极板开 关信号Pi，第二下极板开关信号队节点采样，同时比较完成信号Valid变高，一个比较周期 完成。
[0124] 本发明的具体实施例的实现步骤如下。
[0125] 所述的逐次逼近过程主要包括如下阶段：采样阶段：差分电容阵列的下极板复位 到初始值。
[0126] 第一、第二电容阵列的最大一组位电容的下极板均接VeM，剩余所有位电容的下极 板接GND，第一电容阵列的上极板通过一个自举开关对差分输入信号的正向信号进行采样， 第二电容阵列的上极板通过另一个自举开关对差分输入信号的反向信号进行采样；
[0127] 初次比较阶段中：电容的上极板断开与正向、反向模拟输入信号的连接，当正向输 入信号小于反向输入信号时，第一电容阵列的最大一组位电容下极板由接共模电压'Μ切 换为接电源电压V KEF，第二电容阵列的最大一组位电容由接共模电压VeM切换为接地GND ;当 正向输入信号大于反向输入信号时，第二电容阵列的最大一组位电容下极板由接共模电压 VcM切换为接电源电压VKEF，第一电容阵列的最大一组位电容由接共模电压Vc*切换为接地 GND ；
[0128] 后续比较过程中：如果初次比较阶段时正向输入信号小于反向输入信号，那么后 续比较过程中，若正向输入信号小于反向输入信号，则第一电容阵列对应的位电容下极板 由地GND切换为电源电压V KEF，第二电容阵列对应的位电容接法不变；若正向输入信号大于 反向输入信号，则第一电容阵列对应的位电容接法不变，第二电容阵列对应的位电容下极 板接法不变，对应位电容的前一个位电容下极板由地GND切换为共模电压V eM，以此类推，在 最后一次比较时，若正向输入信号小于反向输入信号，则第一电容阵列的最后一位单位电 容由接地GND切换为共模电压第二电容阵列对应的位电容接法不变；若正向输入信号 大于反向输入信号，则第一电容阵列对应的位电容接法不变，第二电容阵列的最后一位单 位电容由接地GND切换为共模电压V eM ;
[0129] 如果初次比较阶段时正向输入信号大于反向输入信号，那么后续比较过程中，若 正向输入信号小于反向输入信号，第一电容阵列对应的位电容下极板接法不变，对应位电 容的前一个位电容下极板由地GND切换为共模电压Vc*，第二电容阵列对应的位电容接法不 变；若正向输入信号大于反向输入信号，则第一电容阵列对应的位电容接法不变，第二电容 阵列对应的位电容下极板由地GND切换为电源电压V KEF，以此类推，在最后一次比较时，若 正向输入信号小于反向输入信号，贝1J第一电容阵列的最后一位单位电容由接地GND切换为 共模电压V。!!，第二电容阵列对应的位电容接法不变；若正向输入信号大于反向输入信号， 则第一电容阵列对应的位电容接法不变，第二电容阵列的最后一位单位电容由接地GND切 换为共模电压V eM;
[0130] 完成一次逐次逼近过程后，输出比较得到的二进制码和转换完成信号，等待下一 次转换。
[0131] 如图6至10所示，本发明的具体实施例的实现以4位开关时序为例说明，4位进行 逐次逼近比较四次。
[0132] 如图6所示，第一次逐次逼近比较第一电容阵列和第二电容阵列的连接的电压不 变化，第二次逐次逼近比较Vip是否大于Vin，如果第二次逐次逼近比较结果是大于，则第 一电容阵列的第三电容(：2由共模电压VCM切换为地GND，第二电容阵列的第三电容C 2'由共 模电压^切换为电源电压vKEFdn果第二次逐次逼近比较结果是小于，则第一电容阵列的 第三电容(： 2由共模电压VCM切换为电源电压VKEF，第二电容阵列的第三电容C2'由共模电压 V?切换为地GND ;
[0133] 如果在第二次逐次比较中Vip大于Vin，在第三次逐次逼近比较中，判断Vip是否 大于1/2V KEF与Vin的和，如果第三次逐次逼近比较结果是大于，则如图7所示，第二电容阵 列的第二电容C/由地GND切换至电源电压V KEF，且在后续第四次比较中，判断Vip是否大 于3/4VKEF与Vin的和，如果第四次逐次逼近比较结果是大于，第二电容阵列的第一电容〇/ 由地GND切换至共模电压Vcm ;如果第四次逐次逼近比较结果是小于，则第一电容阵列的第 一电容Q由地GND切换至共模电压VCM ;
[0134] 如果在第二次逐次比较中，Vip大于Vin，在第三次逐次逼近比较中，判断Vip是 否大于1/2V KEF与Vin的和，如果第三次逐次逼近比较结果是小于，则如图8所示，第一电容 阵列的第三电容C2由地GND切换至共模电压Vcm，在后续第四次逐次逼近比较结果中，判断 Vip是否大于Vin与1/4VEKF的和，如果第四次逐次逼近比较结果是大于，则第二电容阵列的 第一电容〇/由地GND切换至共模电压Vcm;如果第四次逐次逼近比较结果是小于，则第一电 容阵列的第一电容（Q)由地GND切换至共模电压V CM;
[0135] 如果在第二次逐次比较中，Vip小于Vin，在第三次逐次逼近比较中，判断Vip是 否大于Vin与1/2V KEF的差，如果第三次逐次逼近比较结果是大于，则如图9所示，第二电容 阵列的第三电容C2'由地GND切换至共模电压V CM，在后续第四次比较中，判断Vip是否大于 Vin与1/4VKEF的差，如果第四次逐次逼近比较结果是大于，则第二电容阵列的第一电容〇/ 的地GND切换至共模电压να ;如果第四次逐次逼近比较结果是小于，则第一电容阵列的第 一电容Q的地GND切换至共模电压VCM ;
[0136] 如果在第二次逐次比较中，Vip小于Vin，在第三次逐次逼近比较中，判断Vip是否 大于Vin与1/2V KEF的差，如果第三次逐次逼近比较结果是小于，则如图10所示，第一电容 阵列的第二电容Q由地GND切换为电源电压V KEF，如果后续第四次逐次比较中，Vip是否大 于Vin与3/4VKEF的差，如果第四次逐次逼近比较结果是大于，则第二电容阵列的第一电容 (V由地GND切换至共模电压Vcm ;如果第四次逐次逼近比较结果是小于，则第一电容阵列的 第一电容Q由地GND切换至共模电压VCM。
[0137] 如图11所示，基于电荷再分配的10位超低功耗逐次逼近型模数转换器中，所述 比较器包括：第一 M0S晶体管Ml，第二M0S晶体管M2,第三M0S晶体管M3,第四M0S晶体管 M4,第五M0S晶体管M5,第六M0S晶体管M6,第七M0S晶体管M7,第八M0S晶体管M8,第九 M0S晶体管M9,第十M0S晶体管M10,第i^一 M0S晶体管M11，第十二M0S晶体管M12,第十三 M0S晶体管M13,第十四M0S晶体管M14,第十五M0S晶体管M15,第十六M0S晶体管M16,第 十七M0S晶体管M17,其中
[0138] 所述第一 M0S晶体管Ml的漏极与所述第二M0S晶体管M2的漏极连接，且所述第 一 M0S晶体管Ml的漏极连接于所述比较器第一输出信号Voutp ;
[0139] 所述第一 M0S晶体管Ml的源极与所述第三M0S晶体管M3的源极电源连接，所述 第三M0S晶体管M3的漏极与所述第四M0S晶体管M4的漏极连接，且所述第四M0S晶体管 M4的漏极还连接于所述第一 MOS晶体管Ml的栅极；
[0140] 所述第一 M0S晶体管Ml的栅极与所述第二M0S晶体管M2的栅极连接，所述第二 M0S晶体管M2的源极与所述第四M0S晶体管M4的源极接地连接，所述第四M0S晶体管M4 的栅极与所述第三M0S晶体管M3的栅极连接；
[0141] 所述第四M0S晶体管M4的栅极还连接于所述第七M0S晶体管M7的漏极，所述第 七M0S晶体管M7的漏极还连接于所述第六M0S晶体管M6的漏极和所述第五M0S晶体管 M5的漏极；
[0142] 所述第五M0S晶体管M5的栅极连接于比较器第二时钟控制信号CLK，所述第五 M0S晶体管M5的源极与所述第六M0S晶体管M6的源极电源连接；
[0143] 所述第六M0S晶体管M6的栅极与所述第七M0S晶体管M7的栅极连接，所述第七 M0S晶体管M7的源极与所述第八M0S晶体管M8的漏极连接；
[0144] 所述第八M0S晶体管M8的栅极连接于比较器的第二输入端VINN，所述比较器的第 二输入端VINN与所述第二电容阵列的第二下极板反相差分模拟输入信号V N相连接，所述 第八M0S晶体管M8的源极与所述第十M0S晶体管M10的源极连接，且所述第十M0S晶体管 M10的源极与所述第九M0S晶体管M9的漏极连接；
[0145] 所述第九M0S晶体管M9的栅极连接于所述比较器第二时钟控制信号CLK，所述第 九M0S晶体管M9的漏极接地连接；
[0146] 所述第十M0S晶体管M10的栅极连接于比较器的第一输入端VINP所述比较器的 第一输入端VINP与所述第一电容阵列的第一下极板正相差分模拟输入信号V P相连接，所 述第十M0S晶体管M10的漏极连接于所述第i^一 M0S晶体管Ml 1的源极，所述第i^一 M0S晶 体管Mil的漏极连接于所述第十二M0S晶体管M12的漏极,所述第^^一 M0S晶体管Mil的 栅极连接于所述第十二M0S晶体管M12的栅极，且所述第十二M0S晶体管M12的栅极连接 于所述第七M0S晶体管M7的漏极；
[0147] 所述第十二M0S晶体管M12的漏极还连接于所述第七M0S晶体管M7的栅极，所述 第十二M0S晶体管M12的源极与所述第十三M0S晶体管M13的源极电源连接；
[0148] 所述第十三M0S晶体管M13的栅极连接于所述比较器第二时钟控制信号CLK，所述 第十三M0S晶体管M13的漏极连接于所述第十二M0S晶体管M12的漏极；
[0149] 所述第十二M0S晶体管M12的漏极还连接于所述第十四M0S晶体管M14的栅极，且 所述第十四M0S晶体管M14的栅极与所述第十五M0S晶体管M15的栅极连接，所述第十五 M0S晶体管M15的源极接地连接；
[0150] 所述第十五M0S晶体管M15的漏极与所述第十四M0S晶体管M14的漏极连接，且 所述第十五M0S晶体管M15的漏极连接于所述第十六M0S晶体管M16的栅极，所述第十六 M0S晶体管M16的栅极与所述第十七M0S晶体管M17的栅极连接，所述第十七M0S晶体管 M17的源极接地连接；
[0151] 所述第十七M0S晶体管M17的漏极与所述第十六M0S晶体管M16的漏极连接，且 所述第十六M0S晶体管M16的漏极连接于所述比较器第二输出信号Voutn，所述第十六M0S 晶体管M16的源极与所述第十四M0S晶体管M14的源极电源连接。
[0152] 本发明采用简单的低功率锁存型比较器，为了提高线性度，放大器部分采用恒流 尾电流源偏置，通过第二时钟控信号CLK，在比较器不工作时关断电源到地的通路，从而减 小了静态功耗。
[0153] 以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
【权利要求】
1. 基于电荷再分配的10位超低功耗逐次逼近型模数转换器，其特征在于，包括：采样 网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器、与所述比 较器的输出端连接的逐次逼近控制逻辑；其中 所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述 比较器电路反相输入端的第二电容阵列；其中 所述第一电容阵列和所述第二电容阵列均由9组二进制结构的电容组成，其中所述第 一电容阵列的冗余电容和所述第二电容阵列的冗余电容的下极板选择连接共模电压（V 或者地（GND)，其余的8组电容选择连接共模电压（VCM)、电源电压（VKEF)或者地（GND); 所述逐次逼近控制逻辑的输出端控制所述差分电容阵列的电容开关的切换选择连接 电压； 其中，所述第一电容阵列和所述第二电容阵列对输入信号进行采样，并将采样结果输 入至所述比较器，所述比较器的比较结果输入至所述逐次逼近控制逻辑，实现对输入信号 的逐次逼近。
2. 根据权利要求1所述的10位超低功耗逐次逼近型模数转换器，其特征在于，所述逐 次逼近控制逻辑包括：与所述比较器连接的移位寄存器以及与所述移位寄存器连接D触发 器（DFF)，所述D触发器（DFF)的输出端输出转换完成信号（EN)。
3. 根据权利要求2所述的10位超低功耗逐次逼近型模数转换器，其特征字在于，所述 移位寄存器包括9个串联连接的子单元，其中所述子单元的第一输入端均与比较完成信号 (Valid)连接，上一个子单元的第一输出端均与下一个子单元的第二输入端连接； 第一个子单元的第二输入端与采样时钟信号（Sample)的非连接，最后一个子单元的 第一输入端连接于所述D触发器（DFF)的第一输入端，且最后一个子单兀的第一输出端还 连接于所述D触发器（DFF)的第二输入端连接； 所述子单元的第二输出端均与第一下极板开关信号（Pi)连接，所述子单元的第三输出 端均与第二下极板开关信号（队）连接，其中，i为1 = i = 9的自然数； 所述子单元的第四输出端均与比较器第一输出信号（Voutp)连接，所述子单元的第五 输出端均与比较器第二输出信号（Voutn)连接。
4. 根据权利要求3所述的10位超低功耗逐次逼近型模数转换器，其特征字在于，所述 逐次逼近控制逻辑中的子单元包括：第十八M0S晶体管（M18)，第十九M0S晶体管（M19)，第 二十M0S晶体管（M20)，第二i^一 M0S晶体管（M21)，第二十二M0S晶体管（M22)，第二十三 M0S晶体管（M23)，第二十四M0S晶体管（M24)，第二十五M0S晶体管（M25)，第二十六M0S 晶体管（M26)，第二十七M0S晶体管（M27)，第二十八M0S晶体管（M28)，第二十九M0S晶体 管（M29)，第三十M0S晶体管（M30); 所述第十八M0S晶体管（M18)的栅极连接于第一端口（D);所述第十八M0S晶体管 (M18)的栅极还连接于所述第二十M0S晶体管（M20)的栅极； 所述第二十M0S晶体管（M20)的源极接地连接，所述第二十M0S晶体管（M20)的漏极 连接于所述第十九M0S晶体管（M19)的源极； 所述第十九M0S晶体管（M19)的栅极连接于所述比较完成信号（Valid)，所述第十九 M0S晶体管（M19)的漏极连接于所述第十八M0S晶体管（M18)的漏极，所述第十八M0S晶体 管（M18)的源极和所述第二十一 M0S晶体管（M21)的源极连接于电源电压（VKEF); 所述第二十一 MOS晶体管（M21)的栅极连接于所述第十八MOS晶体管（M18)的漏极， 所述第十八M0S晶体管（M18)的漏极产生第一时钟信号（CLig ; 所述第二十一 MOS晶体管（M21)的栅极还连接于所述第二十三MOS晶体管（M23)的栅 极，所述第二十三M0S晶体管（M23)的源极接地； 所述第二十三M0S晶体管（M23)的漏极连接于所述第二十二M0S晶体管（M22)的漏极， 所述第二十二M0S晶体管（M22)的栅极连接于所述第十九M0S晶体管（M19)的栅极，所述 第二十二M0S晶体管（M22)的源极连接于所述第二十一 M0S晶体管（M21)的漏极； 所述第二十二M0S晶体管（M22)的漏极连接于所述第二十七M0S晶体管（M27)的栅极， 所述第二十二M0S晶体管（M22)的漏极的输出信号给所述第二十七M0S晶体管（M27)的栅 极，所述第二十七M0S晶体管（M27)的漏极连接于所述第二十九M0S晶体管（M29)的漏极， 所述第二十九M0S晶体管（M29)的源极接地连接，所述第二十九M0S晶体管（M29)的栅极 连接于所述第十八M0S晶体管（M18)的漏极，所述第二十九M0S晶体管（M29)的漏极还连 接于所述第二下极板开关信号饵）； 所述第三十MOS晶体管（M30)的源极接地连接，所述第三十MOS晶体管（M30)的栅极 连接于所述第十八M0S晶体管（M18)的漏极，所述第三十M0S晶体管（M30)的漏极连接于所 述第一下极板开关信号的），所述第三十M0S晶体管（M30)的漏极还连接于所述第二十八 M0S晶体管（M28)的漏极，所述第二十八M0S晶体管（M28)的栅极还连接于所述第二十七 M0S晶体管（M27)的栅极； 所述第二十七M0S晶体管（M27)的源极连接于所述第二十五M0S晶体管（M25)的漏极， 所述第二十五M0S晶体管（M25)的栅极连接于所述比较器第一输出信号（Voutp); 所述第二十五MOS晶体管（M25)的源极连接于所述第二十六MOS晶体管（M26)的源 极，所述第二十六M0S晶体管（M26)的栅极连接于所述比较器第二输出信号（Voutn)，所述 第二十六M0S晶体管（M26)的漏极连接于所述第二十八M0S晶体管（M28)的源极； 所述第二十六M0S晶体管（M26)的源极还连接于所述第二十四M0S晶体管（M24)的漏 极，所述第二十四M0S晶体管（M24)的源极连接于所述电源电压（VKEF)，所述第二十四M0S 晶体管（M24)的栅极连接于所述第十八M0S晶体管（M18)的漏极，其中，i为1 = i = 9的 自然数。
5.根据权利要求4所述的10位中等速率逐次逼近型模数转换器，其特征在于，所述 第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与所述第一下极 板之间的第一至第九并排排列的电容以及与所述第一至第九电容一一对应连接的电容开 关； 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与所述 第二下极板之间的第一至第九并排排列的电容以及与所述第一至第九电容一一对应连接 的电容开关； 所述比较器的正极输入端与所述第一上极板连接，负极输入端与所述第二上极板连 接； 所述第一上极板并通过所述采样网络的第一自举开关og连接正相差分模拟输入信 号（Vp); 所述第二上极板并通过所述采样网络的第二自举开关（κ2)连接反相差分模拟输入信 号（νΝ); 所述第一电容阵列的所述第一下极板分别通过开关选择连接共模电压（V和地 (GND)以及除第一电容阵列的冗余电容（Q)外的其他电容下极板通过开关选择连接电源电 压（Vref); 所述第二电容阵列的所述第二下极板分别通过开关选择连接共模电压（V和地 (GND)以及除第二电容阵列的冗余电容（〇/)外的其他电容下极板通过开关选择连接电源 电压（VKEF)。
6. 根据权利要求5所述的10位中等速率逐次逼近型模数转换器，其特征在于，所述第 一电容阵列的第一电容（Q)的电容值为C，第二电容（CJ的电容值等于第一电容（Q)的电 容值C，第三电容（C 2)至第九电容（C8)的电容值为Ci+1 = 2Ci，其中，i为1彡i彡7的自然 数； 所述第二电容阵列的第一电容（〇/)的电容值为C，第二电容（C/)的电容值等于第一 电容（〇/ )的电容值C，第三电容（C2'）至第九电容（C8'）的电容值为Ci+1' = 2C/，其中， i为1彡i彡7的自然数。
7. 根据权利要求6所述的10位超低功耗逐次逼近型模数转换器，其特征在于，所述第 一电容阵列和所述第二电容阵列的开关时序包括： 所述第二自举开关（K2)和第二自举开关（K2)对正相差分模拟输入信号（VP)和反相差 分模拟输入信号（VN)进行采样，得到正相输入信号和反相输入信号； 多次比较所述正向输入信号和所述反相输入信号，在初次所述正向输入信号小于/大 于所述反相输入信号时，控制第一 /第二电容阵列的最大电容值的一组电容的下极板的共 模电压（V。!!）切换为电源电压（VREF)，所述第二/第一电容阵列的最大电容值的一组电容的 下极板的共模电压（V切换为地（GND)。
8. 根据权利要求7所述的10位超低功耗逐次逼近型模数转换器，其特征在于，所述第 一电容阵列和所述第二电容阵列的开关时序还包括： 如果初次比较阶段时正向输入信号小于反向输入信号，那么后续比较过程中，若正向 输入信号小于反向输入信号，则第一电容阵列对应的位电容下极板的地（GND)切换为电源 电压（VKEF);若正向输入信号大于反向输入信号，则第二电容阵列对应的位电容下极板接法 不变，对应位电容的前一个位电容下极板的地（GND)切换为共模电压（V。； 在初次所述正向输入信号大于所述反相输入信号时，在后续比较中，若正向输入信号 小于反向输入信号时，则所述第一电容阵列对应位的电容下极板接法不变，对应位的前一 个位电容下极板的地（GND)切换为共模电压（V eM);若所述正向输入信号大于所述反向输入 信号时，则第二电容阵列对应的位电容下极板的地（GND)切换为（V KEF); 在最后一次比较时，若正向输入信号小于/大于反向输入信号，贝1J第一 /第二电容阵列 的冗余电容的地（GND)切换共模电压（VeM)，第二/第一电容阵列对应的位电容接法不变； 输出比较得到的二进制码和转换完成信号。
9. 根据权利要求6所述的10位超低功耗逐次逼近型模数转换器，其特征在于，所述比 较器包括：第一 M0S晶体管（Ml)，第二M0S晶体管（M2)，第三M0S晶体管（M3)，第四M0S晶 体管（M4)，第五M0S晶体管（M5)，第六M0S晶体管（M6)，第七M0S晶体管（M7)，第八M0S晶 体管（M8)，第九M0S晶体管（M9)，第十M0S晶体管（M10)，第i^一 M0S晶体管（Mil)，第十二 MOS晶体管（M12)，第十三MOS晶体管（M13)，第十四MOS晶体管（M14)，第十五MOS晶体管 (M15)，第十六M0S晶体管（M16)，第十七M0S晶体管（M17)，其中 所述第一 M0S晶体管（Ml)的漏极与所述第二M0S晶体管（M2)的漏极连接，且所述第 一 M0S晶体管（Ml)的漏极连接于所述比较器第一输出信号（Voutp); 所述第一 MOS晶体管（Ml)的源极与所述第三MOS晶体管（M3)的源极电源连接，所述 第三M0S晶体管（M3)的漏极与所述第四M0S晶体管（M4)的漏极连接，且所述第四M0S晶 体管（M4)的漏极还连接于所述第一 M0S晶体管（Ml)的栅极； 所述第一 M0S晶体管（Ml)的栅极与所述第二M0S晶体管（M2)的栅极连接，所述第二 M0S晶体管（M2)的源极与所述第四M0S晶体管（M4)的源极接地连接，所述第四M0S晶体管 (M4)的栅极与所述第三M0S晶体管（M3)的栅极连接； 所述第四M0S晶体管（M4)的栅极还连接于所述第七M0S晶体管（M7)的漏极，所述第 七M0S晶体管（M7)的漏极还连接于所述第六M0S晶体管（M6)的漏极和所述第五M0S晶体 管（M5)的漏极； 所述第五M0S晶体管（M5)的栅极连接于比较器第二时钟控制信号（CLK)，所述第五 M0S晶体管（M5)的源极与所述第六M0S晶体管（M6)的源极电源连接； 所述第六M0S晶体管（M6)的栅极与所述第七M0S晶体管（M7)的栅极连接，所述第七 M0S晶体管（M7)的源极与所述第八M0S晶体管（M8)的漏极连接； 所述第八M0S晶体管（M8)的栅极连接于比较器的第二输入端（VINN)，所述比较器的第 二输入端（VINN)与所述第二电容阵列的第二下极板反相差分模拟输入信号（VN)相连接， 所述第八M0S晶体管（M8)的源极与所述第十M0S晶体管（M10)的源极连接，且所述第十 M0S晶体管（M10)的源极与所述第九M0S晶体管（M9)的漏极连接； 所述第九M0S晶体管（M9)的栅极连接于所述比较器第二时钟控制信号（CLK)，所述第 九M0S晶体管（M9)的漏极接地连接； 所述第十M0S晶体管（M10)的栅极连接于比较器的第一输入端（VINP)所述比较器的 第一输入端（VINP)与所述第一电容阵列的第一下极板正相差分模拟输入信号（VP)相连 接，所述第十M0S晶体管（M10)的漏极连接于所述第十一 M0S晶体管（Mil)的源极，所述第 i^一M0S晶体管（Mil)的漏极连接于所述第十二M0S晶体管（M12)的漏极，所述第i^一M0S 晶体管（Mil)的栅极连接于所述第十二M0S晶体管（M12)的栅极，且所述第十二M0S晶体 管（M12)的栅极连接于所述第七M0S晶体管（M7)的漏极； 所述第十二M0S晶体管（M12)的漏极还连接于所述第七M0S晶体管（M7)的栅极，所述 第十二M0S晶体管（M12)的源极与所述第十三M0S晶体管（M13)的源极电源连接； 所述第十三M0S晶体管（M13)的栅极连接于所述比较器第二时钟控制信号（CLK)，所述 第十三M0S晶体管（M13)的漏极连接于所述第十二M0S晶体管（M12)的漏极； 所述第十二M0S晶体管（M12)的漏极还连接于所述第十四M0S晶体管（M14)的栅极， 且所述第十四M0S晶体管（M14)的栅极与所述第十五M0S晶体管（M15)的栅极连接，所述 第十五M0S晶体管（M15)的源极接地连接； 所述第十五M0S晶体管（M15)的漏极与所述第十四M0S晶体管（M14)的漏极连接，且 所述第十五M0S晶体管（M15)的漏极连接于所述第十六M0S晶体管（M16)的栅极，所述第 十六M0S晶体管（M16)的栅极与所述第十七M0S晶体管（M17)的栅极连接，所述第十七M0S 晶体管（M17)的源极接地连接； 所述第十七MOS晶体管（M17)的漏极与所述第十六MOS晶体管（M16)的漏极连接，且 所述第十六MOS晶体管（M16)的漏极连接于所述比较器第二输出信号（Voutn)，所述第十六 M0S晶体管（M16)的源极与所述第十四M0S晶体管（M14)的源极电源连接。
【文档编号】H03M1/38GK104124972SQ201410390039
【公开日】2014年10月29日 申请日期:2014年8月8日 优先权日:2014年8月8日
【发明者】丁瑞雪, 刘建, 梁宇华, 朱樟明, 杨银堂 申请人:西安电子科技大学