一种传输管电流模混合逻辑电路的制作方法
【专利摘要】本发明公开了一种传输管电流模混合逻辑电路，包括电压摆幅控制电路和混合逻辑门电路，通过第三PMOS管和第四PMOS管构成电流模的上拉电阻网络，第八NMOS管作为独立电流源，而第五NMOS管和第六NMOS管是逻辑赋值块，由此将传输管和电流模结构结合起来实现混合逻辑电路，混合逻辑电路保留了电流模的上拉电阻网络和独立电流源结构，逻辑赋值块由传输管结构代替，通过控制传输管电流模混合逻辑电路的输入信号来实现不同的门电路逻辑功能，如异或/同或门；在不影响电路功能的情况下，采用传输管电流模技术能有效降低电路的功耗，相对于现有电流模及传统逻辑电路，功耗以及功耗延时积大幅度降低，本发明在SMIC130nm工艺下，采用超阈值技术后具有很好的高频低功耗效果。
【专利说明】一种传输管电流模混合逻辑电路
【技术领域】
[0001] 本发明提出了一种传输管电流模（CPL-MCML)结构电路，尤其是涉及一种传输管 电流模混合逻辑电路。
【背景技术】
[0002] 集成电路设计领域涉及CMOS电路的功耗已经成为巨大的挑战之一，近年来随着 芯片工艺技术的迅速发展，芯片的特征尺寸由微米级到深亚微米级再进入纳米级。在2013 年，工艺28纳米（含32和28纳米）的芯片流片在数量上突破了 500家，而今年刚刚上市的 苹果手机，其A8芯片就内含20亿颗晶体管，工艺从28nm微缩到20nm，明显降低了晶体管的 尺寸。CMOS电路的工艺尺寸在缩小，但集成度、工作速度和漏功耗的增长指数在不断提高， 这些都将导致芯片的总功耗急剧增大，从而减小芯片的总功耗已成为急需解决的关键技术 问题。芯片功耗的急剧增加已经引起了诸多的问题。譬如，功耗密度的增大会引起温度大 幅升高致使器件可靠性降低，从而导致芯片的稳定性下降，也给封装和散热带来问题。芯片 的功耗大带来的另外一个问题是能源浪费和环境污染。目前，能源节约与资源综合利用已 经成为经济和社会发展的一项长远战略方针，降低功耗具有现实的经济与社会效益。
[0003] 近些年来兴起的电流模技术就是为解决低功耗问题而提出来的，同传统结构电路 相比，电流模电路具有高速、低功耗、抗干扰能力强等特点，特别适合在混合集成电路系统 中应用，而且功率与开关频率无关，所以在高频下使用能降低功耗。对于传统的差分传输 管逻辑电路，它的好处在于只需要较少的晶体管就可以实现给定的功能，具有模块化特点， 属于静态门类型，能有效避免噪声干扰，但传输管结构会造成电路输出阈值损失，电压摆幅 大，且随着工作频率的提高，功耗也随之增加，不适用于高速集成电路。但如果结合电流模 的高速、低功耗特点，在电流模模块中添加进传输管结构，这样构成的混合逻辑结构理论上 可以收获比原有结构更好地低功耗效果。
[0004] 应用了超阈值技术的电路最大的特点就是电源电压介于近阈值电压与标准电压 之间，电路通过减小电源电压能够直接有效地降低电路的功耗。虽然在电路性能上来说，超 阈值电路略逊色于传统CMOS电路，但完全能够满足中等性能系统的要求。
[0005] 综合以上信息，对于传输管电流模混合逻辑的研宄还属于空白。鉴此，从实现电路 成本、电路性能改善（例如面积、速度、功耗等）等方面考虑，设计一种传输管电流模混合逻 辑电路具有重要意义。
【发明内容】
[0006] 本发明所要解决的技术问题是提供一种在保证电路性能的情况下，可以有效减小 电路功耗和功耗延时积（PDP)的传输管电流模混合逻辑电路。本发明的传输管电流模混合 逻辑电路在实现复杂逻辑功能，如异或/同或门时，具有明显的低功耗特性。
[0007] 本发明解决上述技术问题所采用的技术方案为：一种传输管电流模混合逻辑电 路，包括电压摆幅控制电路和混合逻辑门电路；
[0008] 所述的电压摆幅控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS 管、第三NM0S管和第一运算放大器，所述的第一PM0S管的源极、所述的第一PM0S管的衬 底、所述的第二PMOS管的源极、所述的第二PMOS管的衬底和所述的第一NMOS管的栅极均 接入电源，所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬 底和所述的第三NMOS管的源极均接地，所述的第一PMOS管的漏极、所述的第一NMOS管的 漏极和所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的 第一运算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输 入端，所述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的 源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的 栅极为所述的电压摆幅控制电路的第二信号输入端，所述的第一PMOS管的栅极、所述的第 二PMOS管的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控 制电路的信号输出端；
[0009] 所述的混合逻辑门电路包括第三PMOS管、第四PMOS管、第四匪0S管、第五NMOS 管、第六NMOS管、第七NMOS管、第八NMOS管，所述的第三PMOS管的源极、所述的第三PMOS 管的衬底、所述的第四PMOS管的源极和所述的第四PMOS管的衬底均接入电源，所述的第四 NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底、所述的第七NMOS管 的衬底、所述的第八NMOS管的衬底和所述的第八NMOS管的源极均接地，所述的第三PMOS 管的栅极和所述的第四PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连 接，所述的第八NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述的 第四NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接，所述的 第五NMOS管的漏极为所述的传输管电流模混合逻辑电路的第一信号输入端，所述的第六 NMOS管的栅极为所述的传输管电流模混合逻辑电路的第二信号输入端，所述的第六NMOS 管的漏极为所述的传输管电流模混合逻辑电路的第三信号输入端，所述的第五NMOS管的 栅极为所述的传输管电流模混合逻辑电路的第四信号输入端，所述的第四NMOS管的源极、 所述的第七NMOS管的源极均与所述的第八NMOS管的漏极相连接，所述的第四PMOS管的漏 极和所述的第七NMOS管的漏极相连接且其连接端为所述的传输管电流模混合逻辑电路的 第一信号输出端，所述的第三PMOS管的漏极、所述的第四NMOS管的漏极和所述的第七NMOS 管的栅极相连接且其连接端为所述的传输管电流模混合逻辑电路的第二信号输出端。
[0010] 所述的第一NMOS管、所述的第二NMOS管、所述的第四NMOS管、所述的第五NMOS 管、所述的第六NMOS管和所述的第七NMOS管均为NMOS标准工艺下最小沟道长度的晶体 管，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的 宽长比小于1，所述的第三NMOS管和所述的第八NMOS管的宽长比大于1 ;该结构在在保证 延时和输出波形正常的情况下，可进一步降低逻辑电路的功耗。
[0011] 所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四 PMOS管的宽长比均为.28/. 39u，所述的第三NMOS管和所述的第八NMOS管的宽长比均 为.52/. 13u;该结构进一步使混合逻辑电路的功耗明显下降。
[0012] 所述的传输管电流模混合逻辑电路的第一信号输入端接入第一输入信号，所述 的传输管电流模混合逻辑电路的第二信号输入端接入第二输入信号，所述的传输管电流 模混合逻辑电路的第三信号输入端接入第一输入信号的反相信号，所述的传输管电流模混 合逻辑电路的第四信号输入端接入第二输入信号的反信号，所述的传输管电流模混合逻辑 电路为异或/同或复合门电路。该结构相对于现有的异或/同或复合门电路具有明显的低 功耗特性。
[0013] 与现有技术相比，本发明的优点通过第三PMOS管和第四PMOS管构成电流模（即 MCML)的上拉电阻网络，第八NMOS管作为独立电流源，而第五NMOS管和第六NMOS管是逻辑 赋值块，由此将传输管和电流模结构结合起来实现混合逻辑电路，混合逻辑电路保留了电 流模（即MCML)的上拉电阻网络和独立电流源结构，逻辑赋值块由传输管（即CPL)结构代 替，通过控制传输管电流模混合逻辑电路的输入信号来实现不同的复杂门电路逻辑功能， 如异或/同或门，在不影响电路功能的情况下，采用传输管电流模技术能有效降低电路的 功耗，相对于现有电流模及传统逻辑电路，功耗以及功耗延时积大幅度降低，经试验验证， 本发明在SMIC130nm工艺下，采用超阈值技术后具有很好的高频低功耗效果。
【专利附图】
【附图说明】
[0014] 图1为电流模门电路的原理结构框图；
[0015] 图2为本发明的传输管电流模混合逻辑电路的电路图；
[0016] 图3(a)为传输管电流模逻辑与门的结构示意图；
[0017] 图3 (b)为图3 (a)的表不符号图；
[0018] 图4(a)为传输管电流模逻辑或门的结构示意图；
[0019] 图4(b)为图4(a)的表不符号图；
[0020] 图5(a)为传输管电流模逻辑异或门的结构示意图；
[0021] 图5 (b)为图5 (a)的表不符号图；
[0022] 图6为基于CMOS互补逻辑结构的XOR-XNOR(CCMOS-XX)电路单元结构图；
[0023] 图7为基于传输管逻辑结构的XOR-XNOR(CPL-XX)电路单元结构图；
[0024] 图8为基于电流模结构的XOR-XNOR(Cascaded-XX)电路单元结构图；
[0025] 图9(a)为本发明在标准电压下的传输管电流模混合逻辑电路与现有技术的各种 异或门电路延迟对比图；
[0026] 图9(b)为本发明在标准电压下的传输管电流模混合逻辑电路与现有技术的各种 异或门电路功耗延迟积对比图；
[0027] 图10(a)为本发明在1.lv电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路延迟对比图；
[0028]图10(b)为本发明在1.lv电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路功耗延迟积对比图；
[0029] 图11 (a)为本发明在1. 0v电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路延迟对比图；
[0030] 图11 (b)为本发明在1. 0v电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路功耗延迟积对比图；
[0031] 图12(a)为本发明在0. 9v电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路延迟对比图；
[0032] 图12(b)为本发明在1. 0v电压下的传输管电流模混合逻辑电路与现有技术的各 种异或门电路功耗延迟积对比图。
【具体实施方式】
[0033] 以下结合附图实施例对本发明作进一步详细描述。
[0034] 如图2所示，本发明公开了一种传输管电流模混合逻辑电路，包括电压摆幅控制 电路VSC和混合逻辑门电路，电压摆幅控制电路VSC包括第一PMOS管P1、第二PMOS管P2、 第一匪OS管N1、第二匪OS管N2、第三匪OS管N3和第一运算放大器F1，第一PMOS管P1的 源极、第一PMOS管P1的衬底、第二PMOS管P2的源极、第二PMOS管P2的衬底、第一NMOS管 N1的栅极均与电源VDD相连接，第一NM0S管N1的衬底、第二NM0S管N2的衬底、第三NM0S 管N3的衬底和第三NM0S管N3的源极均与地Vss连接，第一PMOS管P1的漏极、第一匪0S 管N1的漏极和第一运算放大器F1的同相输入端相连接，第二NM0S管N2的栅极和第一运 算放大器F1的反相输入端连接且其连接端为电压摆幅控制电路VSC的第一信号输入端，接 入第一电压信号'，第二PMOS管P2的漏极与第二NM0S管N2的漏极连接，第一NM0S管N1 的源极、第二NM0S管N2的源极和第三NM0S管N3的漏极连接，第三NM0S管N3的栅极为电 压摆幅控制电路VSC的第二信号输入端，接入第二电压信号Vrtn，第一PMOS管P1的栅极、第 二PMOS管P2的栅极和第一运算放大器F1的输出端连接且其连接端为电压摆幅控制电路 VSC的信号输出端，输出控制电压信号Vrtp;
[0035] 混合逻辑门电路包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS 管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8,第三PMOS管P3的源极、第三PMOS 管P3的衬底、第四PMOS管P4的源极和第四PMOS管P4的衬底均接入电源，第四NMOS管N4 的衬底、第五NMOS管N5的衬底、第六NMOS管N6的衬底、第七NMOS管N7的衬底、第八NMOS 管N8的衬底和第八NMOS管N8的源极均接地，第三PMOS管P3的栅极和第四PMOS管P4的 栅极均与电压摆幅控制电路的信号输出端相连接，第八NMOS管N8的栅极与电压摆幅控制 电路的第二信号输入端连接，第四NMOS管N4的栅极、第五NMOS管N6的源极和第六NM0SN6 的源极连接，第五NMOS管N5的漏极为传输管电流模混合逻辑电路的第一信号输入端，第六 NMOS管N6的栅极为传输管电流模混合逻辑电路的第二信号输入端，第六NMOS管N6的漏 极为传输管电流模混合逻辑电路的第三信号输入端，第五NMOS管N5的栅极为传输管电流 模混合逻辑电路的第四信号输入端，第四NMOS管N4的源极、第七NMOS管N7的源极均与第 八NMOS管N8的漏极相连接，第四PMOS管P4的漏极和第七NMOS管N7的漏极相连接且其 连接端为传输管电流模混合逻辑电路的第一信号输出端，第三PMOS管P3的漏极、第四NMOS 管N4的漏极和第七NMOS管N7的栅极相连接且其连接端为传输管电流模混合逻辑电路的 第二信号输出端。
[0036] 本发明的传输管电流模逻辑混合电路中，第五NMOS管N5、第六NMOS管N6组成逻 辑赋值块，第三PMOS管P3和第四PMOS管P4作为上拉电阻，第二电压信号Vrfn和控制电 压信号Vrfp是偏置电压，控制电压信号Vrfp使第三PMOS管P3和第四PMOS管P4进入线 性区，从而确定负载值，第二输入电压信号Vrfn控制第三NMOS管N3恒流源电流，第二电压 信号Vrfn-般通过简单电流镜的偏置实现。
[0037] 通过改变本发明的传输管电流模混合逻辑电路的第一信号输入端、第二信号输入 端、第三信号输入端和第四信号输入端的连接关系可以实现不同的逻辑门电路。
[0038] 实施例一：如图3(a)所示，一种传输管电流模逻辑混合电路，包括电压摆幅控制 电路VSC和混合逻辑门电路，电压摆幅控制电路VSC包括第一PMOS管P1、第二PMOS管P2、 第一匪OS管N1、第二匪OS管N2、第三匪OS管N3和第一运算放大器F1，第一PMOS管P1的 源极、第一PMOS管P1的衬底、第二PMOS管P2的源极、第二PMOS管P2的衬底、第一NMOS管 N1的栅极均与电源VDD相连接，第一NM0S管N1的衬底、第二NM0S管N2的衬底、第三NM0S 管N3的衬底和第三NM0S管N3的源极均与地Vss连接，第一PMOS管P1的漏极、第一匪0S 管N1的漏极和第一运算放大器F1的同相输入端相连接，第二NM0S管N2的栅极和第一运 算放大器F1的反相输入端连接且其连接端为电压摆幅控制电路VSC的第一信号输入端，接 入第一电压信号'，第二PMOS管P2的漏极与第二NM0S管N2的漏极连接，第一NM0S管N1 的源极、第二NM0S管N2的源极和第三NM0S管N3的漏极连接，第三NM0S管N3的栅极为电 压摆幅控制电路VSC的第二信号输入端，接入第二电压信号Vrtn，第一PMOS管P1的栅极、第 二PMOS管P2的栅极和第一运算放大器F1的输出端连接且其连接端为电压摆幅控制电路 VSC的信号输出端，输出控制电压信号Vrtp;
[0039] 混合逻辑门电路包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS 管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8,第三PMOS管P3的源极、第三PMOS 管P3的衬底、第四PMOS管P4的源极和第四PMOS管P4的衬底均接入电源，第四NMOS管N4 的衬底、第五NMOS管N5的衬底、第六NMOS管N6的衬底、第七NMOS管N7的衬底、第八NMOS 管N8的衬底和第八NMOS管N8的源极均接地，第三PMOS管P3的栅极和第四PMOS管P4的 栅极均与电压摆幅控制电路的信号输出端相连接，第八NMOS管N8的栅极与电压摆幅控制 电路的第二信号输入端连接，第四NMOS管N4的栅极、第五NMOS管N6的源极和第六NM0SN6 的源极连接，第五NMOS管N5的漏极为传输管电流模混合逻辑电路的第一信号输入端，第六 NMOS管N6的栅极为传输管电流模混合逻辑电路的第二信号输入端，第六NMOS管N6的漏 极为传输管电流模混合逻辑电路的第三信号输入端，第五NMOS管N5的栅极为传输管电流 模混合逻辑电路的第四信号输入端，第四NMOS管N4的源极、第七NMOS管N7的源极均与第 八NMOS管N8的漏极相连接，第四PMOS管P4的漏极和第七NMOS管N7的漏极相连接且其 连接端为传输管电流模混合逻辑电路的第一信号输出端，第三PMOS管P3的漏极、第四NMOS 管N4的漏极和第七NMOS管N7的栅极相连接且其连接端为传输管电流模混合逻辑电路的 第二信号输出端。
[0040] 本实施例中，第一NMOS管N1、第二NMOS管N2、第四NMOS管N4、第五NMOS管N5、 第六NMOS管N6、第七NMOS管N7均为NMOS标准工艺下最小沟道长度的晶体管，第一PMOS 管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的宽长比小于1，第三NMOS管N3 和第八NMOS管N8的宽长比大于1。
[0041] 本实施例中，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4 的宽长比（W/L)为? 28/. 39u，其中沟道宽度为0? 28u，沟道长度为0? 39u，第三NMOS管N3和 第八NMOS管N8的宽长比（W/L)为.52/. 13u，其中沟道宽度为0. 52u，沟道长度为0. 13u。
[0042] 本实施例中，传输管电流模混合逻辑电路的第一信号输入端接入第一输入信号A， 第三信号输入端和第四信号输入端连接后接入第二输入信号B，第二信号输入端接入第二 输入信号B的反相信号Bb，此时本实施例的传输管电流模混合逻辑电路为2输入与门，其符 号图如图3 (b)所不。
[0043] 实施例二：如图4(a)所示，本实施例与实施例一基本相同，区别仅在于本实施例 中，传输管电流模混合逻辑电路的第一信号输入端接入第一输入信号A，第二信号输入端 和第三信号输入端连接后接入第二输入信号B，第四信号输入端接入第二输入信号B的反 相信号Bb，此时本实施例的传输管电流模混合逻辑电路为2输入或门，其符号图如图4(b) 所示。
[0044] 实施例三：如图5(a)所示，本实施例与实施例一基本相同，区别仅在于本实施例 中，传输管电流模混合逻辑电路的第一信号输入端接入第一输入信号A，第二信号输入端 接入第二输入信号B，第三信号输入端接入第二输入信号B的反相信号Bb，第四信号输入端 接入第一输入信号A的反相信号Ab，此时本实施例的传输管电流模混合逻辑电路为异或门 异和同或门组成的复合门（XOR-XNOR)，其符号图如图5(b)所示。
[0045] 本实施例的传输管电流模混合逻辑电路的具体工作原理如下所述：
[0046] 电压摆幅控制电路的接入的电源电压VDD= 1. 2v，电压摆幅控制电路的第一信号 输入端接入的第一电压信号'=0. 8v，电压摆幅控制电路的第二信号输入端接入的第二电 压信号Vrfn= 1. 〇v，电压摆幅控制电路中第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、 第二NM0S管N2、第三NM0S管N3均打开，电压摆幅控制电路的正常工作并输出控制电压信 号V,fp，与此同时，混合逻辑电路中的第三PM0S管P3、第四PM0S管P4、第八NM0S管N8均打 开；
[0047] 当第一输入逻辑信号A= 0、第二输入逻辑信号B= 0时，第五NM0S管N5、第六 NM0S管N6、第四NM0S管N4均关闭，混合逻辑电路的第二输出端充电至高电平，输出为高电 平的第二输出逻辑信号Yb，此时第七NM0S管N7打开，逻辑电路的第一输出端放电至低电 平，输出为低电平的第一输出逻辑信号Y，实现X0R-XN0R功能；
[0048] 当第一输入逻辑信号A= 0、第二输入逻辑信号B= 1时，第五NM0S管N5关闭，第 六NM0S管N6、第四NM0S管N4均被打开，逻辑电路的第二输出端放电至低电平，输出为低电 平的第二输出逻辑信号Yb，此时第七NM0S管N7关闭，逻辑电路的第一输出端充电至高电 平，输出为高电平的第一输出逻辑信号Y，实现X0R-XN0R功能；
[0049] 当第一输入逻辑信号A= 1、第二输入逻辑信号B= 0时，第六NM0S管N6关闭，第 五NM0S管N5、第四NM0S管N4均被打开，逻辑电路的第二输出端放电至低电平，输出为低电 平的第二输出逻辑信号Yb，此时第七NM0S管N7关闭，逻辑电路的第一输出端充电至高电 平，输出为高电平的第一输出逻辑信号Y，实现X0R-XN0R功能；
[0050] 当第一输入逻辑信号A= 1、第二输入逻辑信号B= 1时，第五NM0S管N5、第六 NM0S管N6、第四NM0S管N4均关闭，逻辑电路的第二输出端充电至高电平，输出为高电平的 第二输出逻辑信号Yb，此时第七NM0S管N7打开，逻辑电路的第一输出端放电至低电平，输 出为低电平的第一输出逻辑信号Y，实现X0R-XN0R功能。
[0051] 以下比较本发明实施例三中传输管电流模混合逻辑电路构成的异或门电路与现 有三种电路：传统的CCM0S-XX电路（如图6所示）、CPL-XX电路（如图7所示）和电流 模MCML-XX电路（如图8所示）的性能特点。本发明中传输管电流模混合逻辑电路采用 SMIC130nm标准工艺，其中SMIC130nm工艺标准下PM0S管和NM0S管的最小沟道长度分别为 130nm。使用电路仿真工具HSPICE对这些电路结构在标准电压和超阈值条件下电路的性能 进行比较。
[0052] (1)标准工作电压下
[0053] 表1表示在标准工作电压下本发明和三种现有的异或门电路在不同频率上的功 耗。由表1可看出，电路在标准工作电压下，当工作频率下超过1000MHz以后，传输管电流 模电路的功耗较其它电路均有所降低（静态CMOS电路除外），图9(a)显示基于传输管电流 模技术的异或/同或门延迟最大，这导致了电路的功耗延迟积在高频条件下虽仍小于传统 静态互补CMOS和差分传输管逻辑电路，却大于电流模，如图9(b)所示。实验数据表明传输 管电流模电路在标准工作电压下优势不明显，为此有必要研宄下电路在超阈值条件下的性 能状况。
[0054] 表1异或门电路各频率上的功耗比较（VDD= 1. 2V)
【权利要求】
1. 一种传输管电流模混合逻辑电路，其特征在于包括电压摆幅控制电路和混合逻辑门 电路； 所述的电压摆幅控制电路包括第一 PMOS管、第二PMOS管、第一 NMOS管、第二NMOS管、 第三NMOS管和第一运算放大器，所述的第一 PMOS管的源极、所述的第一 PMOS管的衬底、所 述的第二PMOS管的源极、所述的第二PMOS管的衬底和所述的第一 NMOS管的栅极均接入电 源，所述的第一 NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底和所 述的第三NMOS管的源极均接地，所述的第一 PMOS管的漏极、所述的第一 NMOS管的漏极和 所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的第一运 算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入端，所 述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一 NMOS管的源极、所 述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的栅极为所 述的电压摆幅控制电路的第二信号输入端，所述的第一 PMOS管的栅极、所述的第二PMOS管 的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制电路的 信号输出端； 所述的混合逻辑门电路包括第三PMOS管、第四PMOS管、第四NMOS管、第五NMOS管、第 六NMOS管、第七NMOS管、第八NMOS管，所述的第三PMOS管的源极、所述的第三PMOS管的 衬底、所述的第四PMOS管的源极和所述的第四PMOS管的衬底均接入电源，所述的第四NMOS 管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底、所述的第七NMOS管的衬 底、所述的第八NMOS管的衬底和所述的第八NMOS管的源极均接地，所述的第三PMOS管的 栅极和所述的第四PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连接，所 述的第八NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述的第四 NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接，所述的第五 NMOS管的漏极为所述的传输管电流模混合逻辑电路的第一信号输入端，所述的第六NMOS 管的栅极为所述的传输管电流模混合逻辑电路的第二信号输入端，所述的第六NMOS管的 漏极为所述的传输管电流模混合逻辑电路的第三信号输入端，所述的第五NMOS管的栅极 为所述的传输管电流模混合逻辑电路的第四信号输入端，所述的第四NMOS管的源极、所述 的第七NMOS管的源极均与所述的第八NMOS管的漏极相连接，所述的第四PMOS管的漏极和 所述的第七NMOS管的漏极相连接且其连接端为所述的传输管电流模混合逻辑电路的第一 信号输出端，所述的第三PMOS管的漏极、所述的第四NMOS管的漏极和所述的第七NMOS管 的栅极相连接且其连接端为所述的传输管电流模混合逻辑电路的第二信号输出端。
2. 根据权利要求1所述的一种传输管电流模混合逻辑电路，其特征在于所述的第一 NMOS管、所述的第二NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管 和所述的第七NMOS管均为NMOS标准工艺下最小沟道长度的晶体管，所述的第一 PMOS管、 所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的宽长比小于1，所述的第三 NMOS管和所述的第八NMOS管的宽长比大于1。
3. 根据权利要求2所述的一种传输管电流模混合逻辑电路，其特征在于所述的第 一 PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的宽长比均 为.28/. 39u，所述的第三NMOS管和所述的第八NMOS管的宽长比均为.52/. 13u。
4. 根据权利要求1所述的一种传输管电流模混合逻辑电路，其特征在于所述的传输管 电流模混合逻辑电路的第一信号输入端接入第一输入信号，所述的传输管电流模混合逻 辑电路的第二信号输入端接入第二输入信号，所述的传输管电流模混合逻辑电路的第三 信号输入端接入第二输入信号的反相信号，所述的传输管电流模混合逻辑电路的第四信号 输入端接入第一输入信号的反相信号，所述的传输管电流模混合逻辑电路为异或/同或复 合门电路。
【文档编号】H03K19/0185GK104518779SQ201410725115
【公开日】2015年4月15日 申请日期:2014年12月3日 优先权日:2014年12月3日
【发明者】胡建平, 韩承浩 申请人:宁波大学