一种ldpc编码器及其校验位生成单元的制作方法
【专利摘要】本发明公开了一种LDPC编码器及其校验位生成单元，涉及数字信息传输领域，旨在提供一种LDPC码编码器及其中的校验位生成单元的逻辑电路，以更快的速度、更少的资源兼容实现多种LDPC编码。本发明技术要点：处理突发数据进入的编码信息缓存单元、校验位生成单元以及信息位与校验位选通单元；其中编码信息缓存单元用于接收编码信息；编码信息缓存单元与校验位生成单元的输入端连接，同时与信息位与校验位选通单元的第一输入端连接；校验位生成单元的输出端与信息位与校验位选通单元的第二输入端连接；信息位与校验位选通单元用于将编码信息与校验位生成单元的输出信息组合输出。
【专利说明】-种LDPC编码器及其校验位生成单元
【技术领域】
[0001] 本发明涉及数字信息传输领域，尤其涉及到CDR(中国数字音频广播）系统的发射 端调制器的LDPC编码技术。
【背景技术】
[0002] 在CDR系统的发射端调制中，需要对待发送数据进行LDPC编码。将待发送信息与 其LDPC编码结果组合发送。
[0003] LDPC码传统编码算法和一般的线性分组码十分类似，只需根据校验矩阵求出生成 矩阵，然后利用生成矩阵进行编码。若已知长度为n的信息序列s，G为变换生成矩阵，则校
【权利要求】
1. 一种LDPC编码器，其特征在于，包括编码信息缓存单元、校验位生成单元以及信息 位与校验位选通单元； 其中编码息缓存单兀用于接收编码息； 编码信息缓存单元与校验位生成单元的输入端连接，同时与信息位与校验位选通单元 的第一输入端连接； 校验位生成单元的输出端与信息位与校验位选通单元的第二输入端连接；信息位与校 验位选通单元用于将编码信息与校验位生成单元的输出信息依次输出。
2. 根据权利要求1所述的一种LDPC编码器，其特征在于，所述校验位生成单元包括第 一存储器、第二存储器、M+1个运算单元、控制单元及选通输出单元； 所述第一存储器与M+1个运算单元均具有信号连接，第一存储器用于存储生成矩阵中 的非特殊矩阵； 所述第二存储器与M+1个运算单元均具有信号连接，第二存储器用于存储生成矩阵中 的特殊矩阵； M+1个运算单元分别用于并行计算
每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算单元还具有 编码信息输出端；第一个运算单元的编码信息输入端与编码信息输出线连接，除第一个运 算单元外的其余运算单元的编码信息输入端与前一个运算单元的编码信息输出端连接； 所述编码信息输出线用于根据控制时钟逐位输出编码信息； 所述选通输出单元用于控制第一运算单元、第二运算单元、…、第m+1运算单元依次输 出其运算结果； 所述控制单元用于根据控制时钟控制第一存储器或第二存储器向所述m+1个运算单 元输出矩阵系数； 其中，生成矩阵为
，G(00)、…、G(0k)、…、G(0 n_l)、G(1 0)、…、G(1k)、…、G(1n_l)、…、G(m0)、…、G(mk)、…、G(mn_l)均为 256X256的小矩阵；
为256X(n-1)位编码信息，sQ、Sl、…、Slri均为256维列向量； M、m、n均为正整数，且m+1为在不同码率下实际参与运算工作的运算单元个数，m彡M。
3. 根据权利要求2所述的一种LDPC编码器，其特征在于，所述运算单元包括两个256 位寄存器、256个与单元以及256个异或单元；其中，第一寄存器用于接收第一存储器或第 二存储器输出的256位矩阵系数；各与单元的第一输入端分别对应与第一寄存器的256位 具有信号连接，各与单元的第二输入端均与其所在的运算单元的编码信号输入端连接；各 异或单元的第一输入端与各与单元的输出端对应连接，各异或单元的第二输出端与其各自 的输出端连接，各异或单元的输出端还分别对应与第二寄存器的256位具有信号连接。
4. 根据权利要求3所述的一种LDPC编码器，其特征在于，第一存储器用于存储所述生 成矩阵中所有非特殊小矩阵的第一列元素以及用于存储所述生成矩阵中具有特殊列的特 殊小矩阵的第一列元素与该特殊小矩阵中的特殊列后的第一列元素；第二存储器用于存储 所述特殊小矩阵的第一列特殊列元素。
5. -种LDPC编码器的校验位生成单元，其特征在于，包括第一存储器、第二存储器、 M+1个运算单元、控制单元及选通输出单元； 所述第一存储器与M+1个运算单元均具有信号连接，第一存储器用于存储生成矩阵中 的非特殊矩阵； 所述第二存储器与M+1个运算单元均具有信号连接，第二存储器用于存储生成矩阵中 的特殊矩阵； M+1分别用于并行计算
每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算单元还具有 编码信息输出端；第一个运算单元的编码信息输入端与编码信息输出线连接，除第一个运 算单元外的其余运算单元的编码信息输入端与前一个运算单元的编码信息输出端连接； 所述编码信息输出线用于根据控制时钟逐位输出编码信息； 所述选通输出单元用于控制第一运算单元、第二运算单元、…、第m+1运算单元依次输 出其运算结果； 所述控制单元用于根据控制时钟控制第一存储器或第二存储器向所述m+1个运算单 元输出矩阵系数； 其中，生成矩阵为
，G(0 0)、…、G(0k)、…、 G(0n_l)、G(l0)、…、G(1k)、…、G(1n_l)、…、G(m0)、…、G(mk)、…、G(mn_l)均 为256X256的小矩阵；
为256X(n-1)位编码信息，S(l、Sl、…、Slri均为256维列向 量；M、m、n均为正整数，且m+1为在不同码率下实际参与运算工作的运算单元个数，m彡M。
6. 根据权利要求5所述的一种LDPC编码器的校验位生成单元，其特征在于，所述运算 单元包括两个256位寄存器、256个与单元以及256个异或单元；其中，第一寄存器用于接 收第一存储器或第二存储器输出的256位矩阵系数；各与单元的第一输入端分别对应与第 一寄存器的256位具有信号连接，各与单元的第二输入端均与其所在的运算单元的编码信 号输入端连接；各异或单元的第一输入端与各与单元的输出端对应连接，各异或单元的第 二输出端与其各自的输出端连接，各异或单元的输出端还分别对应与第二寄存器的256位 具有信号连接。
7. 根据权利要求6所述的一种LDPC编码器的校验位生成单元，其特征在于，第一存储 器用于存储所述生成矩阵中所有非特殊小矩阵的第一列元素以及用于存储所述生成矩阵 中具有特殊列的特殊小矩阵的第一列元素与该特殊小矩阵中的特殊列后的第一列元素；第 二存储器用于存储所述特殊小矩阵的第一列特殊列元素。
8. 根据权利要求7所述的一种LDPC编码器的校验位生成单元，其特征在于，当n为9， m为26时或者n为12,m为23时：所述控制单元根据控制时钟控制第一存储器向所述m+1 个运算单元输出矩阵系数的步骤为： 步骤1 :控制第一存储器按照控制时钟依次向m+1个运算单元的第一寄存器对应输出G(0 0)、G(1 0)、…、G(m0)的第一列元素；每个运算单元的编码信息输出线上按照控制时 钟依次出现S(1的第一个元素；m+1个运算单元各自完成一次运算；运算结果存储在第二寄 存器中； 步骤2 :各运算单元将其第一寄存器中的矩阵系数左移一位，各运算单元的编码信息 输出线上按照控制时钟依次出现％中的下一个元素，各运算单元完成一次运算；运算结果 存储在第二寄存器中； 各个运算单元各自将步骤2循环255个控制时钟，运算结果存储在第二寄存器中；如此 完成G(0 0)、G(1 0)、…、G(m0)与sQ的运算； 以此类推，依次完成G(0 1)、G(1 1)、…、G(m1)与81的运算，…，G(0n-l)、G(l n-1)、…、G(mn-1)与Sm的运算。
9. 根据权利要求7所述的一种LDPC编码器的校验位生成单元，其特征在于，当n为18， m为17时或者n为27，m为8时：生成矩阵中G(0k)、G(lk)…G(mk)这m+1个小矩阵中 的第j列到第j+a列构成特殊矩阵，0 <k<n-l，0 <j<n-l，a为大于或等于1的整数； 所述控制单元根据控制时钟控制第一存储器同时向所述m+1个运算单元输出矩阵系数的 步骤为： 步骤1 :控制第一存储器按照控制时钟依次向m+1个运算单元的第一寄存器对应输出 G(0 0)、G(1 0)、…、G(m0)的第一列元素；各个运算单元的编码信息输出线上按照控制时 钟依次出现S(1的第一个元素；m+1个运算单元完成一次运算；运算结果存储在第二寄存器 中； 步骤2 :各运算单元将其第一寄存器中的矩阵系数左移一位，各个运算单元的编码信 息输出线上按照控制时钟依次出现％中的下一个元素，各运算单元完成一次运算；运算结 果存储在第二寄存器中； 各个运算单元将步骤2循环255个控制时钟，运算结果存储在第二寄存器中；如此完成G(0 0)、G(1 0)、…、G(m0)与sQ 的运算； 以此类推，依次完成G(0 1)、G(1 1)、…、G(m1)与~的运算，…，G(0j-l)、G(l j-1)、…、G(mj-1)与Sj_i的运算； 步骤3 :控制第一存储器按照控制时钟依次向m+1个运算单元的第一寄存器对应输出G(0k)、G(lk)、…、G(mk)的第一列元素；各个运算单元的编码信息输出线上按照控制时 钟依次出现sk的第一个元素；m+1个运算单元完成一次运算； 步骤4 :各运算单元将其第一寄存器中的矩阵系数左移一位，各个运算单元的编码信 息输出线上按照控制时钟依次出现sk中的下一个元素，各运算单元完成一次运算；运算结 果存储在第二寄存器中； 将步骤4循环j-1个控制时钟； 步骤5 :控制第二存储器按照控制时钟依次向m+1个运算单元的第一寄存器对应输出G(0k)、G(lk)、…、G(mk)的第j列元素；各个运算单元的编码信息输出线上按照控制 时钟依次出现sk的第j个元素；各个运算单元完成一次运算；运算结果存储在第二寄存器 中； 步骤6 :各运算单元将其第一寄存器中的矩阵系数左移一位，各个运算单元的编码信 息输出线上按照控制时钟依次出现sk中的下一个元素，各运算单元完成一次运算；运算结 果存储在第二寄存器中； 各个运算单元将步骤6循环a个控制时钟，运算结果存储在第二寄存器中；如此完成G(0k)、G(1k)、…、G(mk)与sk 的运算； 最后再按照步骤1、步骤2及对步骤2的重复完成G(0j+a+1)、G(1j+a+1)、…、G(m j+a+1)与sj+a+1 的运算；…；G(0n-l)、G(ln-1)、…、G(mn-1)与 的运算。
10.根据权利要求5所述的一种LDPC编码器的校验位生成单元，其特征在于，M为26。
【文档编号】H03M13/11GK104410427SQ201410837627
【公开日】2015年3月11日 申请日期:2014年12月30日 优先权日:2014年12月30日
【发明者】顾明飞, 郑鑫, 汤善武 申请人:成都凯腾四方数字广播电视设备有限公司