一种宽带捷变低相位噪声频率综合发生器的制作方法

本发明属于频率综合发生器技术，特别涉及宽带捷变低相位噪声频率综合发生器。

背景技术：

雷达技术发展迅速，作为其核心技术之一，频率综合发生器的要求也越来越高。随着频率的逐步提升，低的相位噪声与杂散已变得越来越难以实现，传统内置参考晶振与单锁相环的结构已经逐渐达不到技术要求。由于雷达技术自身的特性，除了对于低相位噪声和低杂散的要求，往往还需要频率综合发生器实现宽带宽，小步进，高稳定度，和快速跳变。

为了实现小步进，低杂散，目前一种有效的做法是使用DDS(直接数字式频率合成器，Direct Digital Synthesizer)驱动锁相环；但这样的结构受到锁相环自身底噪的限制，相噪难以做到足够低；此外，这样的结构，频率跳变时间仍由锁相环决定，因而DDS的跳频速度也无法体现出来，快速跳变仍无法实现。为了得到足够低的相噪，一般的方法是使用高频率的晶振作参考以降低锁相环的倍频次数N，然而对于晶振而言，过高的频率下难以做到满意的稳定度；为了得到足够快的跳变速度，一般的措施是放宽环路滤波器，但过宽的环路滤波又会导致对于杂散的抑制度不够，甚至带来链路的不稳定。由此可见，在微波频段下兼顾小步进、高稳定度、低相位噪声、宽带宽和捷变是一件棘手的事情。

技术实现要素：

本发明的目的在于提供一种宽带捷变低相位噪声频率综合发生器，能够实现低相位噪声、小步进、宽带宽和捷变。本发明技术方案为：

一种宽带捷变低相位噪声频率综合发生器，包括：高稳晶振、下变频混频锁相环模块、预置牵引模块和控制模块，所述高稳晶振输出经过下变频混频锁相模块产生频率输出作为频率综合器输出；所述预置牵引模块检测频率综合器输出的频率、并将频率信息传输至控制模块，同时接收控制模块返回控制信号，根据控制信号提供预置电压对下变频混频锁相环模块的输出频率进行牵引；控制模块接收外部控制信息及预置牵引模块返回频率信息，控制下变频混频锁相环模块与预制牵引模块；其特征在于，所述下变频混频锁相环模块包括：4个功分器，倍频器，DDS(直接数字式频率合成器，Direct Digital Synthesizer)，锁相环，环路滤波器，加法器，VCO(压控振荡器)，2个混频器，2个对称的带通滤波器；高温晶振输出经过第一功分器功分两路，其中一路作为锁相环的参考输入，另一路经过倍频器产生高频信号，所述高频信号经过第二功分器功分两路，其中一路与第一混频器的射频输入相连，第二功分器的另一路则作为DDS的输入，DDS的输出与第二混频器的本振端相连；锁相环的输出经过环路滤波后，与加法器的一个输入相连，加法器的另一个输入预置电压，加法器的输出与VCO的输入相连；VCO的输出与第一混频器的本振端相连；第一混频器的输出经过第三功分器后分别与所述2个对称的带通滤波器相连，第一带通滤波器选择出下变频频率，输出至第二混频器作为射频输入；第二带通滤波器选择出上变频频率，输出至第四功分器功分两路，其中一路输出作为频率综合器的输出，另一路则输出至预置牵引模块；第二混频器的输出作为鉴相的射频输入反馈至锁相环。

进一步的，所述预置牵引模块包括：分频器、频率检测模块和DAC(数字模拟转换器，Digital to analog converter)，其中分频器连接第四功分器的输出，分频器的输出连接频率检测模块，频率检测模块连接所述控制模块，由控制模块控制DAC为下变频混频锁相环模块提供预置电压。

本发明的有益效果：

本发明通过改进下变频混频锁相环结构，将下变频源分为粗变频和细变频，并配合中心频率对称的两个对称带通滤波器，可以达到以下效果：

在第一混频器处完成第一次下变频，此下变频为粗变频，下变频的结果为产生关于VCO输出频率对称的两个频率信号：Fvco-F1，Fvco+F1；由于粗变频中，F1与Fvco差距较大，Fvco可以有很大的带宽而不影响频率选择；设计对称滤波器，第一滤波器选择Fvco-F1，第二滤波器选择Fvco+F1，这样的好处是：充分利用第一次混频，既降低了锁相环的鉴相频率，又在不二次恶化相噪的情况下，提高了频率输出，即相对于传统下变频锁相环，用较低的鉴相频率实现了更高的输出。

在第二混频器处完成第二次下变频：DDS具备精细的步进，可以完成极小的频率跳变；由于频率综合器的输出频率取自于第一混频器的输出，可以表达为：

Fo＝Fvco+F1＝N*Fref+2F1+Fdds，N表示锁相环倍频次数、Fdds表示DDS输出频率；

其分辨率由DDS分辨率决定；由此可见，将细调混频独立开，可以在宽带输出下保留最小分辨率，从而实现很多宽带频率综合器所达不到的水平。

总之，本发明简化了设计，从而在小体积下，实现更高的频率输出和低相位噪声。此外，由于频率综合器内部具备许多的信号源和频率成分，传统频率综合器可能存在错锁的情况；为此，本发明中的频率检测模块和调谐电压预置模块的配合则能够正确牵引VCO信号：频率检测器检测频率信号以排除温度及环境对于锁相环的影响，从而让FPGA(控制模块)计算出修正后的粗调谐电压，通过DAC模块输出预置在加法器上，完成对于VCO的牵引和粗调谐，从而避免了错锁；并且，正是这样的电压预置，锁相环的锁定速度明显提高，实现了捷变。

附图说明

图1示出本发明宽带捷变低相位噪声频率综合发生器的模块结构框图；

图2示出为本发明频率综合发生器中两次变频的过程，预制牵引的过程以及输出频率的选择；

图3示出整个频综的具体实现框图，展现变频与选频细节，频率牵引细节。

具体实施方式

下面结合附图和实施例对本发明做进一步详细说明。

本实施例提供一种宽带捷变低相噪频率综合器，包括高稳晶振，频率倍增模块，DDS模块，锁相环模块，混频模块，滤波模块，预置牵引模块，频率检测模块和控制模块；其中，频率倍增模块，锁相环模块，DDS模块，混频模块与滤波模块属于下变频混频锁相环模块；预置牵引模块和频率检测模块属于预置牵引模块，如图1所示。本发明的频率综合器为两次下变频混频锁相环与预置牵引的结合。

在下变频混频锁相环中，将高稳定晶振进行倍频，锁相，DDS采样以及混频，从而得到低相噪的高频率输出；其实现方法是：用倍频器输出作为大步进，DDS输出作为小步进，两次下混频VCO频率：在第一次下变频中大幅度降低鉴相频率，在第二次下变频中，用DDS输出信号提供足够小的分辨率，使得鉴相频率的分辨率也相应变小，从而降低了锁相环的N值，获得更低的分辨率。其中，高稳晶振选择为100MHz恒温晶振，其稳定度需要达到0.001ppm以保证总体的稳定度。其输出经过第一3dB功分器功分为两路输出。其中一路经过M次倍频，再经过第二3dB功分器功分两路，分别作为DDS参考及第一混频源。DDS的输出作为第二混频源，与第二混器的输入相连。锁相环的参考信号则来自于第一3dB功分器功分的另一路输出。如图2示意了两次下变频混频。

为了保证相位噪声和杂散表现，锁相环使用整数鉴相。其小数步进由DDS提供。除此之外，为了得到更高的输出频率，不直接输出VCO的频率，而是将第一次混频器的产物功分输出；在输出链路上设计了与环路中的下变频滤波器对称的上变频滤波器，从而在VCO的输出基础上再一次提高了输出频率而不二次恶化相噪，最终的频率输出为Fo＝Fvco+F1＝N*Fref+2F1+Fdds，比传统下变频混频锁相环高出F1的频率。

以上的模块中，虽然可以实现频率综合，但鉴于锁相环本身的限制，其频率跳变时间很长，并且由于DDS混频后存在其他频率分量，锁相环存在错锁的风险，故设计了预置牵引模块；频率检测器检测频率信号以排除温度及环境对于锁相环的影响，从而让FPGA计算出修正后的粗调谐电压，通过DAC模块输出预置在加法器上，完成对于VCO的牵引和粗调谐，从而避免了错锁。此外，正是这样的电压预置，第一锁相环的锁定速度明显提高，实现了捷变。

FPGA模块则通过控制线与下变频混频锁相环模块，及电压预置模块相连接，主要提供对于锁相环N值的控制，DDS频率字的控制以及读取频率信息并分析，对DAC进行控制以实现捷变并牵引频率到正确值上。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。