三角积分调变器及脉宽调变追踪量化器的制作方法

本发明是关于一种三角积分调变器及其量化器，以及三角积分调变器的量化方法。

背景技术：

模拟数字转换器的架构种类繁多，如快闪式ADC、管线式ADC、连续近似ADC与三角积分调变ADC等都是比较常见的ADC架构，而每一种ADC的架构各自具备适合的应用范围。

以快闪式ADC为例，由于快闪式ADC的功率消耗与分辨率成二的次方关系正比，因此当快闪式ADC的分辨率需求增加时，将增加功率的消耗。一般而言，分辨率的增加将增加比较器的个数，而造成功率消耗的增加。另外，增加的比较器亦将增加电路设计的复杂度及成本。

此外，已知的追纵式快闪式ADC的分辨率和超取样率必须符合的公式要求，且已知的架构需要特定起始电路，以防止三角积分调变器进入不稳定态。

技术实现要素：

本发明提出三角积分调变器及其量化器，以及三角积分调变器的量化方法，藉由以新的电路架构取代原有以快闪式ADC为循环中的量化器的传统架构，以达到减少比较器数目及降低功率消耗的功效。

本发明一实施例的三角积分调变器，包含加法器、滤波器及量化器。滤波器是连接该加法器的输出，量化器则连接该滤波器的输出。数字模拟转换器连接该量化器的输出，并将输出资料传回该加法器。

一实施例中，量化器包含脉宽调变器、转换器及位准追踪器。脉宽调变器接收一输入信号，且根据锯齿波及一参考电压对该输入信号进行脉宽调变，以产生一脉宽调变信号。转换器连接该脉宽调变器的输出，将该脉宽调变信号数字化，产生输出数字值。位准追踪器连接该转换器的输出，接收该输出数字值，以产生一参考电压调整值并传输至该脉冲调变器，以调整该参考电压，从而改变该锯齿波的下一次对应电压位准，以追踪该输入信号。

本发明一实施例的三角积分调变器的量化方法，包含以下步骤：接收一输入信号；根据至少一锯齿波及至少一参考电压对该输入信号进行脉宽调变，以产生一脉宽调变信号；进行时间数字转换，将该脉宽调变信号数字化，产生输出数字值；以及参考该输出数字值产生一参考电压调整值，以调整该参考电压，从而改变该锯齿波的下一次对应电压位准，以追踪该输入信号。

附图说明

为充分了解本发明的特征及功效，将由下述具体的实施范例，并配合附图，对本发明做一详细说明，其中：

图1为本发明一实施例的三角积分调变器及其中的量化器的电路方块图。

图2显示本发明一实施例的三角积分调变器的量化方法的操作说明。

图3显示本发明另一实施例三角积分调变器的量化方法的操作说明。

具体实施方式

图1揭示本发明一实施例的三角积分调变器10，其包含加法器11、滤波器12、量化器13及数字模拟转换器14。滤波器12可为回路滤波器，且连接该加法器11的输出。量化器13连接滤波器12的输出。数字模拟转换器14连接该量化器13的输出，并将输出资料传回加法器11。

本实施例中，量化器13包含脉宽调变器15、转换器16(例如时间至数字转换器)及(数字控制电压)位准追踪器17。

输入信号Vin经过滤波器12滤波后，输入脉宽调变器15。于脉宽调变器15中，利用锯齿波及一参考电压对该输入信号Vin进行脉宽调变。参照图2，本发明首先降低的锯齿波21(对应于时脉信号22)的摆动范围，例如，以3位为例(即将电压分隔成2³＝8)个间隔)，其可涵盖输入信号Vin的电压范围。另，所采用的锯齿波21的电压范围再另外3位信号定义，其是于原本8个间隔中的2个再细分8个间隔加以定义。换言之，该锯齿波的对应电压范围小于该输入信号的对应电压范围。该锯齿波的对应电压位准由第一电压范围(较大的8间隔)及第二电压范围(较小的8间隔)定义，第一电压范围包含第二电压范围，该锯齿波的对应电压位准包含于该第二电压范围(较小的8间隔)。

因降低锯齿波的摆动范围，为防止Vin信号超出该摆动范围，故需提供参考电压Vref，亦即类似提供Vin的电压位移信息，以对输入信号Vin进行动态追踪。据此，依据Vin是否大于锯齿波21及参考电压VI'社的总和进行脉宽调变，亦即Vin>锯齿波+Vref。该公式可改写为Vin-锯齿波>Vref或是Vin-Vref>锯齿波，而更便于脉宽调变的比对，以产生脉宽调变信号。

转换器16连接该脉宽调变器15的输出，将该脉宽调变信号数字化，产生输出数字值。

位准追踪器17连接转换器16的输出，接收该输出数字值，以产生一参考电压调整值并传输至该脉冲调变器，以调整该参考电压Vref，从而改变该锯齿波21的下一次对应电压位准，以追踪该输入信号Vin。

本实施例中，采取转换器16的输出数字值的输出值的前3个位来决定其电压对应位准，并与前一笔参考电压调整值的输出数字值的前3个位经过数字信号换算，其中1个位是重叠，而得到一个5位的输出数字值，其中该5位的输出数字值的前3位的值即作为该参考电压调整值，以改变锯齿波21下一次的对应电压准位，达到追踪输入信号Vin的效果。持续此程序即可实现高分辨率的量化器。

前述仅是一实施例，所采用的位数并不限定为3，实用上可适用于4-6bits的量化器。若将所采用的位数以m代表，该参考电压调整值是根据前一笔参考电压调整值的前m个位及该输出数字值的前m个位计算而得，形成2m-1位的该参考电压调整值，其中1个位是重叠。

此外，相较于传统的追纵式量化器受限制，此实施例在N＝5的情况下，0SR只需大于8*3.14＝25.13(为已知技术的一半值)即可。且本发明无须起始电路的设置。

根据图2所示的量化方法，脉宽调变仅需一个比较器即可进行。此外，本发明为克服电路低取样率问题，亦可利用多个(例如2或3个)比较器来达到较高电路效能，详如下述。

图3为利用3个比较器来克服电路低取样率问题，以达到较高电路效能的操作方式说明。类似于图2，不过锯齿波是采用3个，且各锯齿波41、42及43对应不同电压位准，相邻锯齿波41、42或42、43对应的电压有重叠部分。由此解决较低的0SR问题，且3个锯齿波具有涵盖的电压范围较大的优点。至于如何产生参考电压调整值实质上与图2所示的相同。

在此实施例的架构下，在N＝5的情况，0SR部只需大于2*3.14＝6.28即可，如此的限制比较已知技术宽松许多，也更适合现行三角积分调变器ADC的设计。

综言之，本发明主要是通过额外的位准追纵器，调整脉宽调变器，来得到以较少的电路功耗达成较高电路效能的目的。本发明利用追纵比较电压的方式，可以在不需要太高的时间分辨率的情况下，仍旧可以达到良好的量化器分辨率。

进一步言之，本发明的量化器电路架构，经由将比较电压由电压领域转换到时间领域的技巧，再由减少比较器的数量，来达到降低功率消耗的目的。此架构适合应用于中高速取样频率及高分辨率且高频宽的三角积分调变器。

本发明提出新三角积分调变器的量化器架构，以新的电路架构取代原有以快闪式ADC为循环中的量化器的传统架构，以达到降低功率消耗的目的。如前述，由于快闪式ADC的功率消耗与分辨率成二的次方关系正比，因此当快闪式ADC的分辨率需求增加时，将会大量增加功率的消耗。因此，由三角积分调变器本身超取样特性来设计实现的新架构，将可达到具有相同的电路效能，但只需消耗较低功率。

以上已将本发明专利申请案做一详细说明，惟以上所述的，仅为本发明专利申请案的较佳实施范例而已，当不能限定本发明专利申请案实施的范围。即凡依本发明专利申请案申请范围所作的均等变化与修饰等，皆应仍属本发明专利申请案的权利要求涵盖范围内。