一种具有低杂散低相噪的快跳频率源的制作方法

本实用新型涉及一种具有低杂散低相噪的快跳频率源，属于通信领域，主要应用于跳频通信系统中。

背景技术：

跳频通信是一种载波频率随着跳频频率控制器伪随机跳变的通信技术，该技术从频域上看，传输信息频带被扩展到很宽的频带范围，属于扩频通信技术的一个分支，具有扩频通信的优点。跳频通信以其抗干扰性好，抗截获能力强、保密性好等优点被广泛应用于军事保密通信、雷达和卫星导航等多种场合中。在跳频通信中主要关键技术有两个：一是伪随机跳变的载波跳频源；一是能够同步上载波频率伪随机跳变的跳频同步技术，两者相辅相成，缺一不可。跳频源作为跳频通信系统的重要组成部分，自然其性能指标对整个跳频通信系统有极其重要的影响，跳频源的低杂散，低相位噪声，快速稳定的频点切换能力等都是其努力研究的方向。目前快跳频率源的实现方案主要有：基于直接数字频率器DDS方法、基于锁相环PLL方法以及DDS+PLL组合实现的方法，但这几种方案都有各自的优缺点：基于DDS形式的频率源跳速快但杂散大，功耗高；基于PLL形式的频率源杂散低，相位噪声低但难于实现快捷变频。因此需要一种方案可以使频率源实现低杂散，低相位噪声，高频率切换速率的性能指标。

技术实现要素：

本实用新型所要解决的技术问题是提供了一种稳定性好、变频快速的具有低杂散低相噪的快跳频率源。

本实用新型的技术方案如下：

一种具有低杂散低相噪的快跳频率源，其包括2个及以上数量的频率锁相环单元和用于控制各个频率锁相环单元的FPGA控制器；所述FPGA控制器的输入端接入跳频控制码，所述FPGA控制器的输出端分别接各个频率锁相环单元的控制输入端，各个所述频率锁相环单元的输出端连接选择开关K的各个段位端，经所述选择开关K的选择端输出跳频信号。

进一步的，每个所述频率锁相环单元的结构参数相同且相互独立。

由于各个所述频率锁相环单元结构参数相同且相互独立，当一个处于工作状态时，另一个非工作状态的频率锁相环单元的输出信号非常容易作为杂散信号耦合到输出上，影响最终的输出，因此各个频率锁相环单元之间的隔离尤为重要，进一步的，各个所述频率锁相环单元的输出端和所述选择开关K的各个段位端之间分别设有用于隔离各个频率锁相环单元的开关S，增加了一级开关，这样最终的杂散被抑制。

进一步的，所述频率锁相环单元的环路带宽设定为250K～300K。

本实用新型的有益效果如下：

本实用新型中采用FPGA控制器实现各个锁相环单元的开关切换和数据配置，切换速度快，通过FPGA控制器采用预置的手段，在每次切换前，已先将设置好的频点频率配置给其中一个不工作的频率锁相环单元，这样频点的产生是在另一个频点工作的过程中实现的，即当一个频率锁相环单元处于工作状态时，另一个频率锁相环单元预配置为下一个频点，并在下次频率切换之前使之处于稳定的锁定状态，如此反复切换，这样在满足快速跳频要求的同时，避免了在换频的开头和最后出现瞬时的系统性能恶化，就解决了使用单个锁相环单元时锁定时间长、难以实现快捷变频的缺点，同时利用锁相环单元的优势达到低杂散，低相噪的跳频输出指标。

附图说明

图1为本实用新型的结构原理框图。

图2为显示了本实用新型在输出频率为3.3GHz处的相位噪声曲线图。

具体实施方式

下面结合图1对本实用新型的快跳频率源作进一步的详细描述。

如图1所示，本实施例设计了一种具有低杂散低相噪的快跳频率源，其包括2个及以上个频率锁相环单元和用于控制各个频率锁相环单元的FPGA控制器；所述FPGA控制器的输入端接入跳频控制码，所述FPGA控制器的输出端分别接各个频率锁相环单元的控制输入端，各个所述频率锁相环单元的输出端连接选择开关K的各个段位端，经所述选择开关K的选择端输出跳频信号。

进一步的，无论频率锁相环单元的个数为2个及以上个，每个所述频率锁相环单元的结构参数相同且相互独立。

由于各个所述频率锁相环单元结构参数相同且相互独立，当一个处于工作状态时，另一个非工作状态的频率锁相环单元的输出信号非常容易作为杂散信号耦合到输出上，影响最终的输出，因此各个频率锁相环单元之间的隔离尤为重要，进一步的，各个所述频率锁相环单元的输出端和所述选择开关K的各个段位端之间分别设有用于隔离各个频率锁相环单元的开关S，增加了一级开关，这样最终的杂散被抑制；当频率锁相环单元为2个时，所述选择开关K为单刀双掷开关，所述单刀双掷开关各个段位端分别和2个所述频率锁相环单元的输出端之间增加一级开关S，最终杂散被抑制在了70dB以下，所述单刀双掷开关的选择端输出不受影响。

进一步的，所述频率锁相环单元的环路带宽设定为250K～300K。

本实施例的工作原理如下：

本实施例以类似接打乒乓球的工作方式，交替将2个或多个频率锁相环单元的频率置出以满足快速跳频的要求，这样就解决了使用单个频率锁相环单元时锁定时间长难以实现捷变频的缺点，同时利用频率锁相环单元的优势达到低杂散，低相噪的输出指标。

以设置2个频率锁相环单元的具有低杂散低相噪的快跳频率源为例进行说明如下，多个频率锁相环单元的具有低杂散低相噪的快跳频率源也适用。

所述FPGA控制器接收外部跳频控制码同时负责给2个频率锁相环单元的数据配置和开关切换工作。

在本快跳频率源初始化工作时FPGA控制器负责给第一个频率锁相环单元已预先配置好f1的频点频率，当外部配置需本快跳频率源输出频率为f1时， 所述FPGA控制器和选择开关“K”起到信号切换开关的作用，使第一个频率锁相环单元的信号输出同时关闭第二个频率锁相环单元的信号输出，使本快跳频率源输出频率为f1，与此同时，所述FPGA控制器负责将下一频率f2预先配置到第二个频率锁相环单元中 ；待外部配置需本快跳频率源输出频率为f2时，所述FPGA控制切换开关，使第二个频率锁相环单元的信号输出同时关闭第一个频率锁相环单元的信号输出，使本快跳频率源输出频率为f2，与此同时，所述FPGA控制器负责将下一频率f3预先配置到第一个频率锁相环单元中，以便完成下一次的跳频，之后第一个频率锁相环单元和第二个频率锁相环单元这2个锁相环反复如此，频率输出交替进行。由于采用了预置的手段，频点的产生是在另一个频点工作的过程中实现的，当一个频率锁相环单元处于工作状态时，另一个频率锁相环单元预配置为下一个频点，并在下次频率切换之前使之处于稳定的锁定状态。

这样第一个频率锁相环单元和第二个频率锁相环单元所构成的类似接打乒乓球的输出结构就实现了快速变频的功能，同时由于使用了开关切换，切换时间<200ns，避免了在换频的开头和最后出现瞬时的系统性能恶化。

由于采用了双环的设计方案，当一个频率锁相环单元处于工作状态时另一个非工作状态的频率锁相环单元的输出信号非常容易作为杂散信号耦合到输出端，影响最终的输出，因此两个频率锁相环单元之间的隔离尤为重要。为了增大隔离度，在两个频率锁相环单元与控制输出的选择开关K之间又增加了一级开关S，即两个频率锁相环单元分别和单刀双掷开关的双掷端之间增加了一级开关S，这样最终的杂散被抑制在了70dB以下。

为了获得更快的单个频率锁相环单元的锁定时间，同时尽可能的降低相位噪声，所述频率锁相环单元的环路带宽被设定为250K～300K。

图2显示了本实用新型块跳频率源在输出频率在3.3GHz处的相位噪声曲线图。 由图可见，频率源在输出3.3GHz的频率时，可以达到-105dBc/Hz@1KHz和-110dBc/Hz@10KHz极低相噪的指标。

当然，本技术领域内的一般技术人员应当认识到，上述实施例仅是用来说明本实用新型，而并非用作对本实用新型的限定，只要在本实用新型的实质精神范围内，对上述实施例的变化、变型等都将落在本实用新型权利要求的范围内。