内插器的制作方法

本发明关于一种内插器(interpolator)，特别关于一种具有高相位准确度的内插器。

背景技术：

在电子电路领域中，内插器(interpolator)普遍应用于产生多重相位信号(multi-phasesignal)。举例而言，相位内插器(phaseinterpolator)为串行链路(seriallink)的接收器(receiver)中的一重要电路，它可使接收器能调整其取样时钟(samplingclock)的相位。然而，传统内插器却容易面临非线性(non-linearity)以及对制程变异(processvariation)过于敏感等问题。因此，有必要提出一种全新设计，以克服现有技术所遭遇的困境。

技术实现要素：

在较佳实施例中，本发明提供一种内插器，包括：一第一延迟电路，将一第一输入信号延迟一固定延迟时间，以产生一第一输出信号；一第二延迟电路，将一第二输入信号延迟该固定延迟时间，以产生一第二输出信号；以及一可调延迟电路，将该第一输入信号延迟一可调延迟时间，以产生一输出内插信号，其中该可调延迟时间根据该第一输出信号、该第二输出信号以及该输出内插信号而决定；其中该第一输出信号、该第二输出信号以及该输出内插信号具有相同频率，该第一输出信号的相位领先于该第二输出信号的相位，而该输出内插信号的相位大致介于该第一输出信号的该相位和该第二输出信号的该相位两者之间。

在一些实施例中，该输出内插信号的该相位大致位于该第一输出信号的该相位和该第二输出信号的该相位两者的中央处。

在一些实施例中，该第一延迟电路和该第二延迟电路各自通过串联二个固定反相器而形成。

在一些实施例中，该可调延迟电路包括一可调单元，该可调单元通过串联一可调反相器和一固定反相器而形成，而其中该可调反相器由该第一输出信号、该第二输出信号以及该输出内插信号所控制。

在一些实施例中，该可调单元具有一输入节点和一输出节点，并包括：一第一p型晶体管，具有一控制端、一第一端以及一第二端，其中该第一p型晶体管的该第一端耦接至一供应电位，而该第一p型晶体管的该第二端耦接至一第一节点；一第二p型晶体管，具有一控制端、一第一端以及一第二端，其中该第二p型晶体管的该第一端耦接至该第一节点，而该第二p型晶体管的该第二端耦接至一第二节点；一第一n型晶体管，具有一控制端、一第一端以及一第二端，其中该第一n型晶体管的该第一端耦接至一第三节点，而该第一n型晶体管的该第二端耦接至该第二节点；一第二n型晶体管，具有一控制端、一第一端以及一第二端，其中该第二n型晶体管的该第一端耦接至一接地电位，而该第二n型晶体管的该第二端耦接至该第三节点；以及一反相器，具有一输入端和一输出端，其中该反相器的该输入端耦接至该第二节点，而该反相器的该输出端耦接至该输出节点；其中该第一p型晶体管和该第二p型晶体管的一者的该控制端耦接至该输入节点，而一第一控制信号耦合至该第一p型晶体管和该第二p型晶体管的另一者的该控制端；其中该第一n型晶体管和该第二n型晶体管的一者的该控制端耦接至该输入节点，而一第二控制信号耦合至该第一n型晶体管和该第二n型晶体管的另一者的该控制端；其中该第一控制信号和该第二控制信号根据该第一输出信号、该第二输出信号以及该输出内插信号而产生；其中该可调单元的该输入节点用于接收该第一输入信号，而该可调单元的该输出节点用于输出该输出内插信号。

在一些实施例中，该可调单元还包括一第一控制电路，而该第一控制电路包括：一第三p型晶体管，具有一控制端、一第一端以及一第二端，其中该第三p型晶体管的该控制端耦接至一第四节点，该第三p型晶体管的该第一端耦接至该供应电位，而该第三p型晶体管的该第二端耦接至该第四节点；一第一电流沉，由该第四节点汲取一第一电流；一第四p型晶体管，具有一控制端、一第一端以及一第二端，其中该第四p型晶体管的该控制端耦接至该第四节点，该第四p型晶体管的该第一端耦接至该供应电位，而该第四p型晶体管的该第二端耦接至一第五节点；一第一与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与非门的该第一输入端用于接收反相的一第二反馈信号，该第一与非门的该第二输入端用于接收一第三反馈信号，而该第一与非门的该输出端于一第六节点输出一第二调整信号；一第五p型晶体管，具有一控制端、一第一端以及一第二端，其中该第五p型晶体管的该控制端耦接至该第六节点，该第五p型晶体管的该第一端耦接至该第五节点，而该第五p型晶体管的该第二端耦接至一第一控制节点；一第三n型晶体管，具有一控制端、一第一端以及一第二端，其中该第三n型晶体管的该控制端耦接至一第七节点，该第三n型晶体管的该第一端耦接至该接地电位，而该第三n型晶体管的该第二端耦接至该第七节点；一第一电流源，供应一第二电流至该第七节点；一第四n型晶体管，具有一控制端、一第一端以及一第二端，其中该第四n型晶体管的该控制端耦接至该第七节点，该第四n型晶体管的该第一端耦接至该接地电位，而该第四n型晶体管的该第二端耦接至一第八节点；一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端用于接收反相的一第一反馈信号，该第一与门的该第二输入端用于接收该第二反馈信号，而该第一与门的该输出端于一第九节点输出一第一调整信号；以及一第五n型晶体管，具有一控制端、一第一端以及一第二端，其中该第五n型晶体管的该控制端耦接至该第九节点，该第五n型晶体管的该第一端耦接至该第八节点，而该第五n型晶体管的该第二端耦接至该第一控制节点；其中该第一控制节点用于输出该第一控制信号，该第一反馈信号为该第一输出信号，该第二反馈信号为该输出内插信号，而该第三反馈信号为该第二输出信号。

在一些实施例中，该第一控制电路还包括：一第一电容器，耦接于该第一控制节点和该接地电位之间；以及一第一切换器，耦接于该第一控制节点和该接地电位之间，其中该第一切换器于初始时导通，然后即断开且维持于断开状态，以微调该第一控制信号的电位电平。

在一些实施例中，该可调单元还包括一第二控制电路，而该第二控制电路包括：一第六p型晶体管，具有一控制端、一第一端以及一第二端，其中该第六p型晶体管的该控制端耦接至一第十节点，该第六p型晶体管的该第一端耦接至该供应电位，而该第六p型晶体管的该第二端耦接至该第十节点；一第二电流沉，由该第十节点汲取一第三电流；一第七p型晶体管，具有一控制端、一第一端以及一第二端，其中该第七p型晶体管的该控制端耦接至该第十节点，该第七p型晶体管的该第一端耦接至该供应电位，而该第七p型晶体管的该第二端耦接至一第十一节点；一第二与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与非门的该第一输入端用于接收一第一反馈信号，该第二与非门的该第二输入端用于接收反相的一第二反馈信号，而该第二与非门的该输出端于一第十二节点输出一第三调整信号；一第八p型晶体管，具有一控制端、一第一端以及一第二端，其中该第八p型晶体管的该控制端耦接至该第十二节点，该第八p型晶体管的该第一端耦接至该第十一节点，而该第八p型晶体管的该第二端耦接至一第二控制节点；一第六n型晶体管，具有一控制端、一第一端以及一第二端，其中该第六n型晶体管的该控制端耦接至一第十三节点，该第六n型晶体管的该第一端耦接至该接地电位，而该第六n型晶体管的该第二端耦接至该第十三节点；一第二电流源，供应一第四电流至该第十三节点；一第七n型晶体管，具有一控制端、一第一端以及一第二端，其中该第七n型晶体管的该控制端耦接至该第十三节点，该第七n型晶体管的该第一端耦接至该接地电位，而该第七n型晶体管的该第二端耦接至一第十四节点；一第二与门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与门的该第一输入端用于接收该第二反馈信号，该第二与门的该第二输入端用于接收反相的一第三反馈信号，而该第二与门的该输出端于一第十五节点输出一第四调整信号；以及一第八n型晶体管，具有一控制端、一第一端以及一第二端，其中该第八n型晶体管的该控制端耦接至该第十五节点，该第八n型晶体管的该第一端耦接至该第十四节点，而该第八n型晶体管的该第二端耦接至该第二控制节点；其中该第二控制节点用于输出该第二控制信号，该第一反馈信号为该第一输出信号，该第二反馈信号为该输出内插信号，而该第三反馈信号为该第二输出信号。

在一些实施例中，该第二控制电路还包括：一第二电容器，耦接于该第二控制节点和该接地电位之间；以及一第二切换器，耦接于该供应电位和该第二控制节点之间，其中该第二切换器于初始时导通，然后即断开且维持于断开状态，以微调该第二控制信号的电位电平。

在一些实施例中，该可调延迟电路还产生多个输出内插信号，该等输出内插信号具有相同频率但不同的对应相位，该等对应相位大致介于该第一输出信号的该相位和该第二输出信号的该相位两者之间，其中该可调延迟电路包括多个可调单元，每一该等可调单元通过串联一可调反相器和一固定反相器而形成，而其中每一该等可调单元根据该第一输出信号、该第二输出信号以及该等输出内插信号的对应一者来产生该等输出内插信号的对应一者。

在一些实施例中，每一该等可调单元具有一输入节点和一输出节点，并包括：一第一p型晶体管，具有一控制端、一第一端以及一第二端，其中该第一p型晶体管的该第一端耦接至一供应电位，而该第一p型晶体管的该第二端耦接至一第一节点；一第二p型晶体管，具有一控制端、一第一端以及一第二端，其中该第二p型晶体管的该第一端耦接至该第一节点，而该第二p型晶体管的该第二端耦接至一第二节点；一第一n型晶体管，具有一控制端、一第一端以及一第二端，其中该第一n型晶体管的该第一端耦接至一第三节点，而该第一n型晶体管的该第二端耦接至该第二节点；一第二n型晶体管，具有一控制端、一第一端以及一第二端，其中该第二n型晶体管的该第一端耦接至一接地电位，而该第二n型晶体管的该第二端耦接至该第三节点；以及一反相器，具有一输入端和一输出端，其中该反相器的该输入端耦接至该第二节点，而该反相器的该输出端耦接至该输出节点；其中该第一p型晶体管和该第二p型晶体管的一者的该控制端耦接至该输入节点，而一第一控制信号耦合至该第一p型晶体管和该第二p型晶体管的另一者的该控制端；其中该第一n型晶体管和该第二n型晶体管的一者的该控制端耦接至该输入节点，而一第二控制信号耦合至该第一n型晶体管和该第二n型晶体管的另一者的该控制端；其中每一该等可调单元的该输入节点用于接收该第一输入信号；其中每一该等可调单元的该输出节点用于输出该等输出内插信号的对应一者；其中对每一该等可调单元而言，该第一控制信号和该第二控制信号根据该第一输出信号、该第二输出信号以及该等输出内插信号的对应一者而产生。

在一些实施例中，每一该等可调单元还包括一第一控制电路，而该第一控制电路包括：一第三p型晶体管，具有一控制端、一第一端以及一第二端，其中该第三p型晶体管的该控制端耦接至一第四节点，该第三p型晶体管的该第一端耦接至该供应电位，而该第三p型晶体管的该第二端耦接至该第四节点；一第一电流沉，由该第四节点汲取一第一电流；一第四p型晶体管，具有一控制端、一第一端以及一第二端，其中该第四p型晶体管的该控制端耦接至该第四节点，该第四p型晶体管的该第一端耦接至该供应电位，而该第四p型晶体管的该第二端耦接至一第五节点；一第一与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与非门的该第一输入端用于接收反相的一第二反馈信号，该第一与非门的该第二输入端用于接收一第三反馈信号，而该第一与非门的该输出端于一第六节点输出一第二调整信号；一第五p型晶体管，具有一控制端、一第一端以及一第二端，其中该第五p型晶体管的该控制端耦接至该第六节点，该第五p型晶体管的该第一端耦接至该第五节点，而该第五p型晶体管的该第二端耦接至一第一控制节点，而其中该第一控制节点用于输出该第一控制信号；一第三n型晶体管，具有一控制端、一第一端以及一第二端，其中该第三n型晶体管的该控制端耦接至一第七节点，该第三n型晶体管的该第一端耦接至该接地电位，而该第三n型晶体管的该第二端耦接至该第七节点；一第一电流源，供应一第二电流至该第七节点；一第四n型晶体管，具有一控制端、一第一端以及一第二端，其中该第四n型晶体管的该控制端耦接至该第七节点，该第四n型晶体管的该第一端耦接至该接地电位，而该第四n型晶体管的该第二端耦接至一第八节点；一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端用于接收反相的一第一反馈信号，该第一与门的该第二输入端用于接收该第二反馈信号，而该第一与门的该输出端于一第九节点输出一第一调整信号；一第五n型晶体管，具有一控制端、一第一端以及一第二端，其中该第五n型晶体管的该控制端耦接至该第九节点，该第五n型晶体管的该第一端耦接至该第八节点，而该第五n型晶体管的该第二端耦接至该第一控制节点；一第一电容器，耦接于该第一控制节点和该接地电位之间；以及一第一切换器，耦接于该第一控制节点和该接地电位之间，其中该第一切换器于初始时导通，然后即断开且维持于断开状态，以微调该第一控制信号的电位电平；其中该第一反馈信号为该第一输出信号，该第二反馈信号为该等输出内插信号的对应一者，而该第三反馈信号为该第二输出信号。

在一些实施例中，对每一该等可调单元而言，第n个可调单元的该第一电流对该第二电流的电流比值为(n+1-n)/n，其中n为该等可调单元的总数量。

在一些实施例中，该可调单元还包括一第二控制电路，而该第二控制电路包括：一第六p型晶体管，具有一控制端、一第一端以及一第二端，其中该第六p型晶体管的该控制端耦接至一第十节点，该第六p型晶体管的该第一端耦接至该供应电位，而该第六p型晶体管的该第二端耦接至该第十节点；一第二电流沉，由该第十节点汲取一第三电流；一第七p型晶体管，具有一控制端、一第一端以及一第二端，其中该第七p型晶体管的该控制端耦接至该第十节点，该第七p型晶体管的该第一端耦接至该供应电位，而该第七p型晶体管的该第二端耦接至一第十一节点；一第二与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与非门的该第一输入端用于接收一第一反馈信号，该第二与非门的该第二输入端用于接收反相的一第二反馈信号，而该第二与非门的该输出端于一第十二节点输出一第三调整信号；一第八p型晶体管，具有一控制端、一第一端以及一第二端，其中该第八p型晶体管的该控制端耦接至该第十二节点，该第八p型晶体管的该第一端耦接至该第十一节点，而该第八p型晶体管的该第二端耦接至一第二控制节点，而其中该第二控制节点用于输出该第二控制信号；一第六n型晶体管，具有一控制端、一第一端以及一第二端，其中该第六n型晶体管的该控制端耦接至一第十三节点，该第六n型晶体管的该第一端耦接至该接地电位，而该第六n型晶体管的该第二端耦接至该第十三节点；一第二电流源，供应一第四电流至该第十三节点；一第七n型晶体管，具有一控制端、一第一端以及一第二端，其中该第七n型晶体管的该控制端耦接至该第十三节点，该第七n型晶体管的该第一端耦接至该接地电位，而该第七n型晶体管的该第二端耦接至一第十四节点；一第二与门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与门的该第一输入端用于接收该第二反馈信号，该第二与门的该第二输入端用于接收反相的一第三反馈信号，而该第二与门的该输出端于一第十五节点输出一第四调整信号；一第八n型晶体管，具有一控制端、一第一端以及一第二端，其中该第八n型晶体管的该控制端耦接至该第十五节点，该第八n型晶体管的该第一端耦接至该第十四节点，而该第八n型晶体管的该第二端耦接至该第二控制节点；一第二电容器，耦接于该第二控制节点和该接地电位之间；以及一第二切换器，耦接于该供应电位和该第二控制节点之间，其中该第二切换器于初始时导通，然后即断开且维持于断开状态，以微调该第二控制信号的电位电平；其中该第一反馈信号为该第一输出信号，该第二反馈信号为该等输出内插信号的对应一者，而该第三反馈信号为该第二输出信号。

在一些实施例中，对每一该等可调单元而言，第n个可调单元的该第三电流对该第四电流的电流比值为(n+1-n)/n，其中n为该等可调单元的总数量。

在一些实施例中，该可调延迟电路为一数字控制电路，而该数字控制电路包括：一延迟链，将该第一输出信号延迟不同的延迟时间，以产生多个延迟信号；一多工器，根据一数字来选择该等延迟信号的一者作为该输出内插信号；一计数器，根据一控制时钟来增加该数字；以及一判断电路，根据该第一输出信号、该第二输出信号以及该输出内插信号来产生该控制时钟。

在一些实施例中，该判断电路包括：一第一p型晶体管，具有一控制端、一第一端以及一第二端，其中该第一p型晶体管的该控制端耦接至一第一节点，该第一p型晶体管的该第一端耦接至一供应电位，而该第一p型晶体管的该第二端耦接至该第一节点；一电流沉，由该第一节点汲取一第一电流；一第二p型晶体管，具有一控制端、一第一端以及一第二端，其中该第二p型晶体管的该控制端耦接至该第一节点，该第二p型晶体管的该第一端耦接至该供应电位，而该第二p型晶体管的该第二端耦接至一第二节点；一第一与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与非门的该第一输入端用于接收该第一输出信号，该第一与非门的该第二输入端用于接收反相的该输出内插信号，而该第一与非门的该输出端于一第三节点输出一第一调整信号；一第三p型晶体管，具有一控制端、一第一端以及一第二端，其中该第三p型晶体管的该控制端耦接至该第三节点，该第三p型晶体管的该第一端耦接至该第二节点，而该第三p型晶体管的该第二端耦接至一第一控制节点；一第一n型晶体管，具有一控制端、一第一端以及一第二端，其中该第一n型晶体管的该控制端耦接至一第四节点，该第一n型晶体管的该第一端耦接至一接地电位，而该第一n型晶体管的该第二端耦接至该第四节点；一电流源，供应一第二电流至该第四节点；一第二n型晶体管，具有一控制端、一第一端以及一第二端，其中该第二n型晶体管的该控制端耦接至该第四节点，该第二n型晶体管的该第一端耦接至该接地电位，而该第二n型晶体管的该第二端耦接至一第五节点；一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端用于接收该输出内插信号，该第一与门的该第二输入端用于接收反相的该第二输出信号，而该第一与门的该输出端于一第六节点输出一第二调整信号；一第三n型晶体管，具有一控制端、一第一端以及一第二端，其中该第三n型晶体管的该控制端耦接至该第六节点，该第三n型晶体管的该第一端耦接至该第五节点，而该第三n型晶体管的该第二端耦接至该第一控制节点；以及一电容器，耦接于该第一控制节点和该接地电位之间；其中该控制时钟根据该第一控制节点的一控制电位而产生。

在一些实施例中，该判断电路还包括：一第二切换器，耦接于该第一控制节点和一参考电位之间，其中该第二切换器根据反相的该第一输出信号来选择性地导通或断开，而其中该参考电位大致等于该供应电位的一半；一比较器，具有一正输入端、一负输入端以及一输出端，其中该比较器的该正输入端耦接至该参考电位，该比较器的该负输入端耦接至该第一控制节点，而该比较器的该输出端耦接至一第七节点；一第三切换器，耦接于该第七节点和一第二控制节点之间，其中该第三切换器根据一第一切换信号来选择性地导通或断开，而其中该第二控制节点用于输出该控制时钟；以及一第四切换器，耦接于该接地电位和该第二控制节点之间，其中该第四切换器根据一第二切换信号来选择性地导通或断开；其中该第一切换信号和该第二切换信号根据该第一输出信号和该第二输出信号而产生。

在一些实施例中，该判断电路还包括：一第二与门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与门的该第一输入端用于接收该第一输出信号，该第二与门的该第二输入端用于接收该第二输出信号，而该第二与门的该输出端用于输出该第一切换信号；以及一第二与非门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与非门的该第一输入端用于接收该第一输出信号，该第二与非门的该第二输入端用于接收该第二输出信号，而该第二与非门的该输出端用于输出该第二切换信号。

本发明的内插器具有高准确度的特性。

附图说明

图1a是显示根据本发明一实施例所述的内插器的示意图；

图1b是显示根据本发明一实施例所述的内插器的信号波形图；

图2是显示根据本发明一实施例所述的内插器的示意图；

图3是显示根据本发明一实施例所述的可调单元的示意图；

图4a是显示根据本发明一实施例所述的第一控制电路的示意图；

图4b是显示根据本发明一实施例所述的第二控制电路的示意图；

图5是显示根据本发明一实施例所述的内插器的信号波形图；

图6a是显示根据本发明一实施例所述的内插器的示意图；

图6b是显示根据本发明一实施例所述的内插器的信号波形图；

图7是显示根据本发明一实施例所述的内插器的示意图；

图8是显示根据本发明一实施例所述的判断电路的示意图；以及

图9是显示根据本发明一实施例所述的内插器的信号波形图。

其中，附图中符号的简单说明如下：

100、200、600、700～内插器；110、210、310、710～第一延迟电路；120、220、320、720～第二延迟电路；130、230、330、730～可调延迟电路；231～可调单元；232～第一控制电路；233～第二控制电路；241～固定反相器(或反相器)；249～可调反相器；331～第一可调单元；332～第二可调单元；333～第三可调单元；451～第一电流沉(或电流沉)；452～第二电流沉；461～第一电流源(或电流源)；462～第二电流源；471～第一与非门；472～第二与非门；481～第一与门；482～第二与门；491～第一切换器；492～第二切换器；493～第三切换器；494～第四切换器；740～延迟链；741、742、743、744、745、746、747～延迟单元；750～多工器；760～计数器；765～比较器；770～判断电路；c1～第一电容器(或电容器)；c2～第二电容器；cb～数字；ck～控制时钟；i1～第一电流；i2～第二电流；i3～第三电流；i4～第四电流；mn1～第一n型晶体管；mn2～第二n型晶体管；mn3～第三n型晶体管；mn4～第四n型晶体管；mn5～第五n型晶体管；mn6～第六n型晶体管；mn7～第七n型晶体管；mn8～第八n型晶体管；mp1～第一p型晶体管；mp2～第二p型晶体管；mp3～第三p型晶体管；mp4～第四p型晶体管；mp5～第五p型晶体管；mp6～第六p型晶体管；mp7～第七p型晶体管；mp8～第八p型晶体管；n1～第一节点；n2～第二节点；n3～第三节点；n4～第四节点；n5～第五节点；n6～第六节点；n7～第七节点；n8～第八节点；n9～第九节点；n10～第十节点；n11～第十一节点；n12～第十二节点；n13～第十三节点；n14～第十四节点；n15～第十五节点；nc1～第一控制节点；nc2～第二控制节点；nin～输入节点；nout～输出节点；s1、s2、s3、s4、s5、s6、s7、s8～延迟信号；sc1～第一控制信号；sc2～第二控制信号；sf1～第一反馈信号；sf2～第二反馈信号；sf3～第三反馈信号；sin1～第一输入信号；sin2～第二输入信号；sir～输出内插信号；sir1～第一输出内插信号；sir2～第二输出内插信号；sir3～第三输出内插信号；sout1～第一输出信号；sout2～第二输出信号；ss1～第一切换信号；ss2～第二切换信号；st1～第一调整信号；st2～第二调整信号；st3～第三调整信号；st4～第四调整信号；t1、t2、t3、t4、t5、t6～时间间隔；vc～控制电位；vdd～供应电位；vref～参考电位；vss～接地电位；τa、τc～固定延迟时间；τb～可调延迟时间。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。

图1a是显示根据本发明一实施例所述的内插器(interpolator)100的示意图。如图1a所示，内插器100包括一第一延迟电路(delaycircuit)110、一第二延迟电路120以及一可调延迟电路(tunabledelaycircuit)130。内插器100用于处理一第一输入信号sin1和一第二输入信号sin2。举例而言，第一输入信号sin1和第二输入信号sin2可以是两个时钟信号(clocksignal)，其具有相同的时钟频率(clockfrequency)。第一输入信号sin1的相位(phase)可以领先于(lead)第二输入信号sin2的相位。第一延迟电路110将第一输入信号sin1延迟一固定延迟时间τa，以产生一第一输出信号sout1。第二延迟电路120亦将第二输入信号sin2延迟前述的固定延迟时间τa，以产生一第二输出信号sout2。可调延迟电路130将第一输入信号sin1延迟一可调延迟时间τb，以产生一输出内插信号sir。图1b是显示根据本发明一实施例所述的内插器100的信号波形(signalwaveform)图。如图1b所示，第一输出信号sout1和第二输出信号sout2具有相同的时钟频率，但第一输出信号sout1的相位领先于第二输出信号sout2的相位。输出内插信号sir的相位大致介于第一输出信号sout1的相位和第二输出信号sout2的相位两者之间。举例而言，第一输出信号sout1的上升沿(risingedge)与输出内插信号sir的上升沿两者之间的一时间间隔(timeinterval)t1，可大致等同于输出内插信号sir的上升沿与第二输出信号sout2的上升沿两者之间的一时间间隔t2。必须注意的是，前述的可调延迟时间τb为可控制的，其可根据第一输出信号sout1、第二输出信号sout以及输出内插信号sir来决定。亦即，输出内插信号sir的相位可被微调，且可利用一负反馈机制(negativefeedbackmechanism)来完成最佳化(optimized)。

下列实施例用于描述内插器100的电路和运作方式。必须理解的是，以下图式和叙述内容仅为举例说明，并非构成本发明的限制条件。

图2是显示根据本发明一实施例所述的内插器200的示意图。图2是与图1a相似。在图2的实施例中，内插器200包括一第一延迟电路210、一第二延迟电路220以及一可调延迟电路230，而其功能已于图1a的实施例中作叙述。在一实施例中，第一延迟电路210和第二延迟电路220各自通过串联二个固定反相器(fixedinverter)241而形成。可调延迟电路230包括至少一可调单元(tunableunit)231。可调单元231通过串联一可调反相器(tunableinverter)249和一固定反相器241而形成。每一固定反相器241具有一固定延迟时间。另一方面，可调反相器249具有一可调延迟时间，而此可调延迟时间根据包括第一输出信号sout1、第二输出信号sout2以及输出内插信号sir的一负反馈机制来决定。在其他实施例中，第一延迟电路210和第二延迟电路220各自通过串联其他数量的固定反相器241而形成。

图3是显示根据本发明一实施例所述的可调单元231的示意图。在图3的实施例中，可调单元231具有一输入节点nin和一输出节点nout，并包括一可调反相器249和一(固定)反相器241。可调反相器249包括一第一p型晶体管(p-typetransistor)mp1、一第二p型晶体管mp2、一第一n型晶体管(n-typetransistor)mn1以及一第二n型晶体管mn2。举例而言，每一p型晶体管可以是一p型金属氧化物半导体场效应晶体管(p-channelmetal-oxide-semiconductorfield-effecttransistor，pmostransistor)，而每一n型晶体管可以是一n型金属氧化物半导体场效应晶体管(n-channelmetal-oxide-semiconductorfield-effecttransistor，nmostransistor)。第一p型晶体管mp1具有一控制端、一第一端以及一第二端，其中第一p型晶体管mp1的控制端耦接至输入节点nin，第一p型晶体管mp1的第一端耦接至一供应电位(supplyvoltage)vdd，而第一p型晶体管mp1的第二端耦接至一第一节点n1。第二p型晶体管mp2具有一控制端、一第一端以及一第二端，其中第二p型晶体管mp2的控制端用于接收一第一控制信号sc1，第二p型晶体管mp2的第一端耦接至第一节点n1，而第二p型晶体管mp2的第二端耦接至一第二节点n2。第一n型晶体管mn1具有一控制端、一第一端以及一第二端，其中第一n型晶体管mn1的控制端用于接收一第二控制信号sc2，第一n型晶体管mn1的第一端耦接至一第三节点n3，而第一n型晶体管mn1的第二端耦接至第二节点n2。第二n型晶体管mn2具有一控制端、一第一端以及一第二端，其中第二n型晶体管mn2的控制端耦接至输入节点nin，第二n型晶体管mn2的第一端耦接至一接地电位(groundvoltage)vss，而第二n型晶体管mn2的第二端耦接至第三节点n3。反相器241具有一输入端和一输出端，其中反相器241的输入端耦接至第二节点n2，而反相器241的输出端耦接至输出节点nout。在图2、3的实施例中，可调单元231的输入节点nin用于接收第一输入信号sin1，而可调单元231的输出节点nout用于输出输出内插信号sir。第一控制信号sc1和第二控制信号sc2用于微调可调反相器249的总延迟时间，其中第一控制信号sc1和第二控制信号sc2可根据第一输出信号sout1、第二输出信号sout2以及输出内插信号sir而决定。在一些实施例中，可调单元231还包括一第一控制电路232和一第二控制电路233，其中第一控制电路232用于产生第一控制信号sc1，而第二控制电路233用于产生第二控制信号sc2。虽然图3的实施例显示可调单元231的输入节点nin耦接至最上方晶体管和最下方晶体管的控制端，但在其他实施例中，可调单元231还可具有其他组态，例如其输入节点nin可不必同时耦接至最上方晶体管和最下方晶体管的控制端。一般来说，耦接于供应电位vdd和第二节点n2之间的二个晶体管其中一者的控制端可耦接至输入节点nin，而耦接于供应电位vdd和第二节点n2之间的二个晶体管其中另一者的控制端可用于耦合接收第一控制信号sc1；另外，耦接于接地电位vss和第二节点n2之间的二个晶体管其中一者的控制端可耦接至输入节点nin，而耦接于接地电位vss和第二节点n2之间的二个晶体管其中另一者的控制端可用于耦合接收第二控制信号sc2。另例如，前述的固定反相器241可用传统互补式金属氧化物半导体导体(complementarymetaloxidesemiconductor，cmos)的反相器来制成。

图4a是显示根据本发明一实施例所述的第一控制电路232的示意图。在图4a的实施例中，第一控制电路232包括一第三p型晶体管mp3、一第四p型晶体管mp4、一第五p型晶体管mp5、一第一电流沉(currentsink)451、一第一与非门(nandgate)471、一第三n型晶体管mn3、一第四n型晶体管mn4、一第五n型晶体管mn5、一第一电流源(currentsource)461、一第一与门(andgate)481、一第一电容器(capacitor)c1以及一第一切换器(switchelement)491。举例而言，每一p型晶体管可以是一p型金属氧化物半导体场效应晶体管，而每一n型晶体管可以是一n型金属氧化物半导体场效应晶体管。第三p型晶体管mp3具有一控制端、一第一端以及一第二端，其中第三p型晶体管mp3的控制端耦接至一第四节点n4，第三p型晶体管mp3的第一端耦接至供应电位vdd，而第三p型晶体管mp3的第二端耦接至第四节点n4。第一电流沉451由第四节点n4汲取一第一电流i1。第四p型晶体管mp4具有一控制端、一第一端以及一第二端，其中第四p型晶体管mp4的控制端耦接至第四节点n4，第四p型晶体管mp4的第一端耦接至供应电位vdd，而第四p型晶体管mp4的第二端耦接至一第五节点n5。第三p型晶体管mp3和第四p型晶体管mp4共同形成一第一电流镜(currentmirror)，其中第三p型晶体管mp3和第四p型晶体管mp4大致具有相同的晶体管尺寸，使得第一电流镜可将第一电流i1由第四节点n4映射至第五节点n5。第一与非门471具有一第一输入端、一第二输入端以及一输出端，其中第一与非门471的第一输入端用于接收反相(inverse)的一第二反馈信号sf2，第一与非门471的第二输入端用于接收一第三反馈信号sf3，而第一与非门471的输出端于一第六节点n6输出一第二调整信号st2。第五p型晶体管mp5具有一控制端、一第一端以及一第二端，其中第五p型晶体管mp5的控制端耦接至第六节点n6，第五p型晶体管mp5的第一端耦接至第五节点n5，而第五p型晶体管mp5的第二端耦接至一第一控制节点nc1。第三n型晶体管mn3具有一控制端、一第一端以及一第二端，其中第三n型晶体管mn3的控制端耦接至一第七节点n7，第三n型晶体管mn3的第一端耦接至接地电位vss，而第三n型晶体管mn3的第二端耦接至第七节点n7。第一电流源461供应一第二电流i2至第七节点n7。第四n型晶体管mn4具有一控制端、一第一端以及一第二端，其中第四n型晶体管mn4的控制端耦接至第七节点n7，第四n型晶体管mn4的第一端耦接至接地电位vss，而第四n型晶体管mn4的第二端耦接至一第八节点n8。第三n型晶体管mn3和第四n型晶体管mn4共同形成一第二电流镜，其中第三n型晶体管mn3和第四n型晶体管mn4大致具有相同的晶体管尺寸，使得第二电流镜可将第二电流i2由第七节点n7映射至第八节点n8。第一与门481具有一第一输入端、一第二输入端以及一输出端，其中第一与门481的第一输入端用于接收反相的一第一反馈信号sf1，第一与门481的第二输入端用于接收第二反馈信号sf2，而第一与门481的输出端于一第九节点n9输出一第一调整信号st1。第五n型晶体管mn5具有一控制端、一第一端以及一第二端，其中第五n型晶体管mn5的控制端耦接至第九节点n9，第五n型晶体管mn5的第一端耦接至第八节点n8，而第五n型晶体管mn5的第二端耦接至第一控制节点nc1。第一控制节点nc1用于输出第一控制信号sc1。若第一控制电路232套用至图2的内插器200，则第二电流i2可大致等于第一电流i1，第一反馈信号sf1可为第一输出信号sout1，第二反馈信号sf2可为输出内插信号sir，而第三反馈信号sf3可为第二输出信号sout2。第一电容器c1耦接于第一控制节点nc1和接地电位vss之间。第一切换器491耦接于第一控制节点nc1和接地电位vss之间。第一切换器491于初始时可导通(conducting)，以将第一电容器c1放电(discharge)至接地电位vss；接着，第一切换器491可以断开(notconducting)且维持于断开状态，以微调第一控制信号sc1的电位电平(level)。

图4b是显示根据本发明一实施例所述的第二控制电路233的示意图。在图4b的实施例中，第二控制电路233包括一第六p型晶体管mp6、一第七p型晶体管mp7、一第八p型晶体管mp8、一第二电流沉452、一第二与非门472、一第六n型晶体管mn6、一第七n型晶体管mn7、一第八n型晶体管mn8、一第二电流源462、一第二与门482、一第二电容器c2以及一第二切换器492。举例而言，每一p型晶体管可以是一p型金属氧化物半导体场效应晶体管，而每一n型晶体管可以是一n型金属氧化物半导体场效应晶体管。第六p型晶体管mp6具有一控制端、一第一端以及一第二端，其中第六p型晶体管mp6的控制端耦接至一第十节点n10，第六p型晶体管mp6的第一端耦接至供应电位vdd，而第六p型晶体管mp6的第二端耦接至第十节点n10。第二电流沉452由第十节点n10汲取一第三电流i3。第七p型晶体管mp7具有一控制端、一第一端以及一第二端，其中第七p型晶体管mp7的控制端耦接至第十节点n10，第七p型晶体管mp7的第一端耦接至供应电位vdd，而第七p型晶体管mp7的第二端耦接至一第十一节点n11。第六p型晶体管mp6和第七p型晶体管mp7共同形成一第三电流镜，其中第六p型晶体管mp6和第七p型晶体管mp7大致具有相同的晶体管尺寸，使得第三电流镜可将第三电流i3由第十节点n10映射至第十一节点n11。第二与非门472具有一第一输入端、一第二输入端以及一输出端，其中第二与非门472的第一输入端用于接收第一反馈信号sf1，第二与非门472的第二输入端用于接收反相的第二反馈信号sf2，而第二与非门472的输出端于一第十二节点n12输出一第三调整信号st3。第八p型晶体管mp8具有一控制端、一第一端以及一第二端，其中第八p型晶体管mp8的控制端耦接至第十二节点n12，第八p型晶体管mp8的第一端耦接至第十一节点n11，而第八p型晶体管mp8的第二端耦接至一第二控制节点nc2。第六n型晶体管mn6具有一控制端、一第一端以及一第二端，其中第六n型晶体管mn6的控制端耦接至一第十三节点n13，第六n型晶体管mn6的第一端耦接至接地电位vss，而第六n型晶体管mn6的第二端耦接至第十三节点n13。第二电流源462供应一第四电流i4至第十三节点n13。第七n型晶体管mn7具有一控制端、一第一端以及一第二端，其中第七n型晶体管mn7的控制端耦接至第十三节点n13，第七n型晶体管mn7的第一端耦接至接地电位vss，而第七n型晶体管mn7的第二端耦接至一第十四节点n14。第六n型晶体管mn6和第七n型晶体管mn7共同形成一第四电流镜，其中第六n型晶体管mn6和第七n型晶体管mn7大致具有相同的晶体管尺寸，使得第四电流镜可将第四电流i4由第十三节点n13映射至第十四节点n14。第二与门482具有一第一输入端、一第二输入端以及一输出端，其中第二与门482的第一输入端用于接收第二反馈信号sf2，第二与门482的第二输入端用于接收反相的第三反馈信号sf3，而第二与门482的输出端于一第十五节点n15输出一第四调整信号st4。第八n型晶体管mn8具有一控制端、一第一端以及一第二端，其中第八n型晶体管mn8的控制端耦接至第十五节点n15，第八n型晶体管mn8的第一端耦接至第十四节点n14，而第八n型晶体管mn8的第二端耦接至第二控制节点nc2。第二控制节点nc2用于输出第二控制信号sc2。若第二控制电路233套用至图2的内插器200，则第四电流i4可大致等于第三电流i3，第一反馈信号sf1可为第一输出信号sout1，第二反馈信号sf2可为输出内插信号sir，而第三反馈信号sf3可为第二输出信号sout2。第二电容器c2耦接于第二控制节点nc2和接地电位vss之间。第二切换器492耦接于供应电位vdd和第二控制节点nc2之间。第二切换器492于初始时可导通，以将第二电容器c2充电(charge)至供应电位vdd；接着，第二切换器492可以断开且维持于断开状态，以微调第二控制信号sc2的电位电平。第一电流i1可大致等于第三电流i3。

图5是显示根据本发明一实施例所述的内插器200的信号波形图。须注意的是，第二节点n2的信号波形，在被延迟固定反相器241的一固定延迟时间之后，是反相的输出内插信号sir。图5的横轴代表时间，而纵轴代表电位电平。如图5所示，第一输出信号sout1的上升或下降沿(rising/fallingedge)至输出内插信号sir的上升或下降沿之间可定义为一时间间隔t1，而输出内插信号sir的上升或下降沿至第二输出信号sout2的上升或下降沿之间可定义为一时间间隔t2。初始时，第一控制信号sc1的电位电平预设为接地电位vss，而第二控制信号sc2的电位电平预设为供应电位vdd，使得可调反相器249的总延迟时间最小化。然后，将执行一运算程序以微调可调反相器249的总延迟时间。第一控制信号sc1，其根据第一调整信号st1和第二调整信号st2而产生，可用于微调输出内插信号sir的下降沿(亦即，第二节点n2的信号波形的上升沿)。举例而言，若时间间隔t2较时间间隔t1更长，则第二调整信号st2低逻辑脉冲(low-logicpulse)的宽度将大于第一调整信号st1的高逻辑脉冲(high-logicpulse)的宽度，使得第一电容器c1将由接地电位vss充电而电位上升。因此，第一控制信号sc1的电位电平将逐渐变高且达到一固定值，这将导致第二节点n2的信号波形变得上升较慢，且输出内插信号sir变得下降较慢(亦即，时间间隔t1增长，而时间间隔t2缩短)。最终，可调反相器249的最佳延迟时间将可决定出来，此时时间间隔t1和时间间隔t2将彼此相等。相似地，第二控制信号sc2，其根据第三调整信号st3和第四调整信号st4而产生，可用于微调输出内插信号sir的上升沿(亦即，第二节点n2的信号波形的下降沿)。举例而言，若时间间隔t2较时间间隔t1更长，则第四调整信号st4的高逻辑脉冲的宽度将大于第三调整信号st3低逻辑脉冲的宽度，使得第二电容器c2将由供应电位vdd放电而电位下降。因此，第二控制信号sc2的电位电平将逐渐变低且达到一固定值，这将导致第二节点n2的信号波形变得下降较慢，且输出内插信号sir变得上升较慢(亦即，时间间隔t1增长，而时间间隔t2缩短)。最终，可调反相器249的最佳延迟时间将可决定出来，此时时间间隔t1和时间间隔t2将彼此相等。换言之，第一控制电路232和第二控制电路233可以最佳化可调反相器249的总延迟时间，故可调延迟电路230的延迟单元231可提供更高准确度的输出内插信号sir，其相位恰位于第一输出信号sout1的相位和第二输出信号sout2的相位两者的中央处。由于所提的内插器200具有自动控制的功能，其将可不受制程、电位以及温度(process,voltage,andtemperature，即pvt)的变异影响。

图6a是显示根据本发明一实施例所述的内插器600的示意图。图6a与图2相似。在图6a的实施例中，内插器600包括一第一延迟电路310、一第二延迟电路320以及一可调延迟电路330。第一延迟电路310将一第一输入信号sin1延迟一固定延迟时间，以产生一第一输出信号sout1。第二延迟电路320亦将一第二输入信号sin2延迟前述的固定延迟时间，以产生一第二输出信号sout2。可调延迟电路330将第一输入信号sin1延迟不同的可调延迟时间，以产生一第一输出内插信号sir1、一第二输出内插信号sir2以及一第三输出内插信号sir3。图6b是显示根据本发明一实施例所述的内插器600的信号波形图。如图6b所示，第一输出信号sout1和第二输出信号sout2具有相同的时钟频率，但第一输出信号sout1的相位领先于第二输出信号sout2的相位。第一输出内插信号sir1的相位、第二输出内插信号sir2的相位以及第三输出内插信号sir3的相位皆大致介于第一输出信号sout1的相位和第二输出信号sout2的相位两者之间。举例而言，第一输出信号sout1的上升沿与第一输出内插信号sir1的上升沿两者之间的一时间间隔t3、第一输出内插信号sir1的上升沿与第二输出内插信号sir2的上升沿两者之间的一时间间隔t4、第二输出内插信号sir2的上升沿与第三输出内插信号sir3的上升沿两者之间的一时间间隔t5、以及第三输出内插信号sir3的上升沿与第二输出信号sout2的上升沿两者之间的一时间间隔t6，以上这些时间间隔(t3、t4、t5、t6)都彼此大致相等。第一延迟电路310和第二延迟电路320各自通过串联二个固定反相器241而形成。可调延迟电路330包括一第一可调单元331、一第二可调单元332以及一第三可调单元333。第一可调单元331、第二可调单元332以及第三可调单元333各自通过串联一可调反相器249和一固定反相器241而形成。第一可调单元331的可调反相器249具有一可调延迟时间，而此可调延迟时间根据包括第一输出信号sout1、第二输出信号sout2以及第一输出内插信号sir1的一负反馈机制来决定。第二可调单元332的可调反相器249具有一可调延迟时间，而此可调延迟时间根据包括第一输出信号sout1、第二输出信号sout2以及第二输出内插信号sir2的一负反馈机制来决定。第三可调单元333的可调反相器249具有一可调延迟时间，而此可调延迟时间根据包括第一输出信号sout1、第二输出信号sout2以及第三输出内插信号sir3的一负反馈机制来决定。必须注意的是，虽然第6a、6b图恰显示三个可调单元和三个输出内插信号，但本发明并不仅限于此；在其他实施例中，内插器600可包括更少或更多个可调单元，以产生更少或更多个输出内插信号。

与图2的内插器200相比较，包括超过一个可调单元的内插器600的结构略有调整，请参考以下的叙述内容。

第一可调单元331、第二可调单元332以及第三可调单元333各自具有一输入节点nin和一输出节点nout，而其电路结构与图3实施例所述的可调单元231相同。第一可调单元331、第二可调单元332以及第三可调单元333的每一者的输入节点nin皆用于接收第一输出信号sout1。第一可调单元331的输出节点nout用于输出第一输出内插信号sir1。第二可调单元332的输出节点nout用于输出第二输出内插信号sir2。第三可调单元333的输出节点nout用于输出第三输出内插信号sir3。

第一可调单元331、第二可调单元332以及第三可调单元333各自还可包括一第一控制电路，用于产生一第一控制信号，而其电路结构与图4a实施例所述的第一控制电路232相同。对于第一可调单元331、第二可调单元332以及第三可调单元333的每一者的第一控制电路而言，其第一反馈信号sf1皆为第一输出信号sout1，而其第三反馈信号sf3皆为第二输出信号sout2。然而，第二反馈信号sf2则分三种不同情况。对于第一可调单元331的第一控制电路而言，其第二反馈信号sf2为第一输出内插信号sir1，而其第一电流i1大致等于其第二电流i2的三倍(亦即，i1＝3×i2)。对于第二可调单元332的第一控制电路而言，其第二反馈信号sf2为第二输出内插信号sir2，而其第一电流i1大致等于其第二电流i2(亦即，i1＝i2)。对于第三可调单元333的第一控制电路而言，其第二反馈信号sf2为第三输出内插信号sir3，而其第二电流i2大致等于其第一电流i1的三倍(亦即，i2＝3×i1)。

第一可调单元331、第二可调单元332以及第三可调单元333各自还可包括一第二控制电路，用于产生一第二控制信号，而其电路结构与图4b实施例所述的第二控制电路233相同。对于第一可调单元331、第二可调单元332以及第三可调单元333的每一者的第二控制电路而言，其第一反馈信号sf1皆为第一输出信号sout1，而其第三反馈信号sf3皆为第二输出信号sout2。然而，第二反馈信号sf2则分三种不同情况。对于第一可调单元331的第二控制电路而言，其第二反馈信号sf2为第一输出内插信号sir1，而其第三电流i3大致等于其第四电流i4的三倍(亦即，i3＝3×i4)。对于第二可调单元332的第二控制电路而言，其第二反馈信号sf2为第二输出内插信号sir2，而其第三电流i3大致等于其第四电流i4(亦即，i3＝i4)。对于第三可调单元333的第二控制电路而言，其第二反馈信号sf2为第三输出内插信号sir3，而其第四电流i4大致等于其第三电流i3的三倍(亦即，i4＝3×i3)。

图6a的内插器600的其余特征皆与图2、3、4a、4b的内插器200类似，故这些实施例均可达成相似的操作效果。换言之，第一输出信号sout1、第一输出内插信号sir1、第二输出内插信号sir2、第三输出内插信号sir3以及第二输出信号sout2之间的相继的相位差将会大致相同。若内插器600须提供更少或更多个输出内插信号，其可调单元、对应的第一控制电路，以及对应的第二控制电路可用类似于前述的方式进行设计。大致来说，欲提供第一输出信号sout1和第二输出信号sout2之间的n个输出内插信号(例如，图2的实施例中n等于1，而图6a的实施例中n等于3)，则内插器须包括n个可调单元，其中每一可调单元用于产生n个输出内插信号的对应一者。每一可调单元皆与前述的实施例相似，除了每一可调单元的第二反馈信号sf2为其对应的输出内插信号以外。再者，对于第n个可调单元而言，其第一电流i1对第二电流i2的电流比值(以及第三电流i3对第四电流i4的电流比值)可等于“(n+1-n)/n”。可调单元的电流比值是为了调整对应的第一控制信号sc1和第二控制信号sc2而作设计，能使对应的输出内插信号之间的相位差皆大致相等。

以上实施例描述以模拟电路(analogcircuit)的方式来产生高准确度的输出内插信号sir。然而，本发明尚能以数字电路(digitalcircuit)的方式来作设计，其亦能提供相似的操作效果。请参考下列实施例所述。

图7是显示根据本发明一实施例所述的内插器700的示意图。图7与图2相似。在图7的实施例中，内插器700包括一第一延迟电路710、一第二延迟电路720以及一可调延迟电路730。第一延迟电路710将一第一输入信号sin1延迟一固定延迟时间，以产生一第一输出信号sout1。第二延迟电路720亦将一第二输入信号sin2延迟前述的固定延迟时间，以产生一第二输出信号sout2。可调延迟电路730将第一输入信号sin1延迟一可调延迟时间，以产生一输出内插信号sir。第一延迟电路710和第二延迟电路720各自通过串联二个固定反相器241而形成。可调延迟电路730的总延迟时间是可控制的，其根据包括第一输出信号sout1、第二输出信号sout2以及输出内插信号sir的一负反馈机制来决定。

如图7所示，可调延迟电路730为一数字控制电路(digitalcontrolcircuit)，其包括一延迟链(delaychain)740、一多工器(multiplexer)750、一计数器(counter)760以及一判断电路(decisioncircuit)770。延迟链740将第一输出信号sout1延迟不同延迟时间，以产生多个延迟信号s1至s8，其具有不同相位。举例而言，延迟链740可包括多个延迟单元741至747，其组合可提供不同长度的延迟时间。延迟单元741至747的每一者皆可具有一固定延迟时间τc。延迟信号s1可被延迟零个固定延迟时间τc，延迟信号s2可被延迟一个固定延迟时间τc，延迟信号s3可被延迟二个固定延迟时间τc，…，而延迟信号s8可被延迟七个固定延迟时间τc。多工器750根据来自计数器760的一数字cb来选择延迟信号s1至s8的一者作为输出内插信号sir。数字cb可包括一或多个二进制位(binarybit)，而数字cb的每一个数值可对应至延迟信号s1至s8的其中一者。计数器760根据一控制时钟ck来计算数字cb。举例而言，计数器760初始时可将数字cb设定为一最小值，然后在控制时钟ck的每一上升沿(或每一下降沿)逐次增加数字cb的数值。判断电路770根据包括第一输出信号sout1、第二输出信号sout2以及输出内插信号sir的一负反馈机制来产生控制时钟ck，从而找出计数器760的数字cb的最佳数值。延迟单元741至747可以用例如，串联的互补式金属氧化物半导体导体(complementarymetaloxidesemiconductor，cmos)的反相器来实施。多工器750和计数器760的典型结构已为本技术领域人员所熟知，故在此不再重复说明。

在一些实施例中，延迟链740包括七个延迟单元741至747，计数器760的数字cb包括三个二进制位(例如：此三个二进制位的组合可由“000”至“111”)，而多工器750根据前述的三个二进制位来选择延迟信号s1至s8的一者作为输出内插信号sir。举例而言，此三个二进制位“000”、“001”、…、“111”可分别用于指示延迟信号s1、s2、…、s8。初始时，数字cb预设为“000”，使得多工器750选择延迟信号s1作为输出内插信号sir。第一个延迟信号s1具有最小的延迟时间(例如：零个固定延迟时间)。接着，在运算程序的期间，每次当计数器760接收到控制时钟ck的一上升沿时，计数器760即将数字cb增加一(二进位制的一)。最终，数字cb将会达到一固定值。例如，若数字cb的固定值为“101”，其将对应至延迟信号s6，使得多工器750将会选择延迟信号s6作为最终的输出内插信号sir。输出内插信号sir的相位大致介于第一输出信号sout1的相位和第二输出信号sout2的相位两者之间。举例而言，第一输出信号sout1的上升沿与输出内插信号sir的上升沿两者之间的一时间间隔，可大致等同于输出内插信号sir的上升沿与第二输出信号sout2的上升沿两者之间的一时间间隔。必须注意的是，本发明并不仅限于此，虽然图7恰显示七个延迟单元和八个延迟信号，但在其他实施例中，内插器700可包括更少或更多个延迟单元，以产生更少个或更多个延迟信号供多工器750作选择。

图8是显示根据本发明一实施例所述的判断电路770的示意图。在图8的实施例中，判断电路770包括一第一p型晶体管(p-typetransistor)mp1、一第二p型晶体管mp2、一第三p型晶体管mp3、一电流沉(currentsink)451、一第一与非门(nandgate)471、一第一n型晶体管(n-typetransistor)mn1、一第二n型晶体管mn2、一第三n型晶体管mn3、一电流源(currentsource)461、一第一与门(andgate)481、一电容器(capacitor)c1、一第二切换器(switchelement)492、一比较器(comparator)765、一第二与门482、一第二与非门472、一第三切换器493以及一第四切换器494。举例而言，每一p型晶体管可以是一p型金属氧化物半导体场效应晶体管(p-channelmetal-oxide-semiconductorfield-effecttransistor，pmostransistor)，而每一n型晶体管可以是一n型金属氧化物半导体场效应晶体管(n-channelmetal-oxide-semiconductorfield-effecttransistor，nmostransistor)。

第一p型晶体管mp1具有一控制端、一第一端以及一第二端，其中第一p型晶体管mp1的控制端耦接至一第一节点n1，第一p型晶体管mp1的第一端耦接至一供应电位(supplyvoltage)vdd，而第一p型晶体管mp1的第二端耦接至第一节点n1。电流沉451由第一节点n1汲取一第一电流i1。第二p型晶体管mp2具有一控制端、一第一端以及一第二端，其中第二p型晶体管mp2的控制端耦接至第一节点n1，第二p型晶体管mp2的第一端耦接至供应电位vdd，而第二p型晶体管mp2的第二端耦接至一第二节点n2。第一p型晶体管mp1和第二p型晶体管mp2共同形成一第一电流镜(currentmirror)，其中第一p型晶体管mp1和第二p型晶体管mp2大致具有相同的晶体管尺寸，使得第一电流镜可将第一电流i1由第一节点n1映射至第二节点n2。第一与非门471具有一第一输入端、一第二输入端以及一输出端，其中第一与非门471的第一输入端用于接收第一输出信号sout1，第一与非门471的第二输入端用于接收反相(inverse)的输出内插信号sir，而第一与非门471的输出端于一第三节点n3输出一第一调整信号st1。第三p型晶体管mp3具有一控制端、一第一端以及一第二端，其中第三p型晶体管mp3的控制端耦接至第三节点n3，第三p型晶体管mp3的第一端耦接至第二节点n2，而第三p型晶体管mp3的第二端耦接至一第一控制节点nc1。第一n型晶体管mn1具有一控制端、一第一端以及一第二端，其中第一n型晶体管mn1的控制端耦接至一第四节点n4，第一n型晶体管mn1的第一端耦接至一接地电位(groundvoltage)vss，而第一n型晶体管mn1的第二端耦接至第四节点n4。电流源461供应一第二电流i2至第四节点n4。第二n型晶体管mn2具有一控制端、一第一端以及一第二端，其中第二n型晶体管mn2的控制端耦接至第四节点n4，第二n型晶体管mn2的第一端耦接至接地电位vss，而第二n型晶体管mn2的第二端耦接至一第五节点n5。第一n型晶体管mn1和第二n型晶体管mn2共同形成一第二电流镜，其中第一n型晶体管mn1和第二n型晶体管mn2大致具有相同的晶体管尺寸，使得第二电流镜可将第二电流i2由第四节点n4映射至第五节点n5。第一与门481具有一第一输入端、一第二输入端以及一输出端，其中第一与门481的第一输入端用于接收输出内插信号sir，第一与门481的第二输入端用于接收反相的第二输出信号sout2，而第一与门481的输出端于一第六节点n6输出一第二调整信号st2。第三n型晶体管mn3具有一控制端、一第一端以及一第二端，其中第三n型晶体管mn3的控制端耦接至第六节点n6，第三n型晶体管mn3的第一端耦接至第五节点n5，而第三n型晶体管mn3的第二端耦接至第一控制节点nc1。第一电流i1可以大致等于第二电流i2。电容器c1耦接于第一控制节点nc1和接地电位vss之间。

第二切换器492耦接于第一控制节点nc1和一参考电位vref之间。第二切换器492根据反相的第一输出信号sout1来选择性地导通(closed)或断开(opened)。例如，若第一输出信号sout1具有一高逻辑电平(亦即，逻辑“1”)，则第二切换器492将会断开(notconducting)，而若第一输出信号sout1具有一低逻辑电平(亦即，逻辑“0”)，则第二切换器492将会导通(conducting)。参考电位vref可大致为供应电位vdd的一半(亦即，vdd/2)。第二切换器492可于每一时钟周期(everyclockcycle)皆将一控制电位vc(于第一控制节点nc1处的电位)重设(reset)为参考电位vref。比较器765具有一正输入端、一负输入端以及一输出端，其中比较器765的正输入端耦接至参考电位vref，比较器765的负输入端耦接至第一控制节点nc1，而比较器765的输出端耦接至一第七节点n7。若参考电位vref高于控制电位vc，则比较器765会将第七节点n7的电位上拉至供应电位vdd；反之，若参考电位vref低于控制电位vc，则比较器765会将第七节点n7的电位下拉至接地电位vss。第三切换器493耦接于第七节点n7和一第二控制节点nc2之间。第三切换器493根据一第一切换信号ss1来选择性地导通或断开。第二控制节点nc2用于输出控制时钟ck。第二与门482具有一第一输入端、一第二输入端以及一输出端，其中第二与门482的第一输入端用于接收第一输出信号sout1，第二与门482的第二输入端用于接收第二输出信号sout2，而第二与门482的输出端用于输出第一切换信号ss1。例如，若第一切换信号ss1具有一高逻辑电平，则第三切换器493将会导通，而若第一切换信号ss1具有一低逻辑电平，则第三切换器493将会断开。第四切换器494耦接于接地电位vss和第二控制节点nc2之间。第四切换器494根据一第二切换信号ss2来选择性地导通或断开。第二与非门472具有一第一输入端、一第二输入端以及一输出端，其中第二与非门472的第一输入端用于接收第一输出信号sout1，第二与非门472的第二输入端用于接收第二输出信号sout2，而第二与非门472的输出端用于输出第二切换信号ss2。例如，若第二切换信号ss2具有一高逻辑电平，则第四切换器494将会导通，而若第二切换信号ss2具有一低逻辑电平，则第四切换器494将会断开。由于第一切换信号ss1和第二切换信号ss2两者是互补(complementary)的逻辑，第二控制节点nc2将会耦接至第七节点n7或是接地电位vss两者择一，故可形成控制时钟ck的高逻辑电平区间及低逻辑电平区间。

图9是显示根据本发明一实施例所述的内插器700的信号波形图，其中横轴代表时间，而纵轴代表电位电平。如图9所示，第一输出信号sout1的上升沿(risingedge)至输出内插信号sir的上升沿之间可定义为一时间间隔t1，而输出内插信号sir的上升沿至第二输出信号sout2的上升沿之间可定义为一时间间隔t2。初始时，计数器760的数字cb预设为最小的二进制位“000”，其对应至延迟链740的最短延迟时间。然后，判断电路770通过比较输出内插信号sir与第一输出信号sout1、第二输出信号sout2来产生控制时钟ck。举例而言，若时间间隔t2较时间间隔t1更长，则第二调整信号st2的高逻辑脉冲(high-logicpulse)的宽度将大于第一调整信号st1低逻辑脉冲(low-logicpulse)的宽度，使得控制电位vc将由参考电位vref开始放电(discharge)而下降。因此，控制电位vc的电位电平将逐渐变低且于第二调整信号st2的下降沿达到一固定值。比较器765将参考电位vref和控制电位vc作比较，以在第一切换信号ss1具有高逻辑电平时选择性地产生控制时钟ck的高逻辑电平区间。计数器760于控制时钟ck的每一上升沿逐渐增加数字cb。每一时钟周期(everyclockcycle)控制电位vc皆被重设(reset)为参考电位vref。最终，数字cb将达到一固定值，而其时间间隔t1、时间间隔t2两者将相等。换言之，可调延迟电路730(数字控制电路)可以最佳化延迟链740的总延迟时间，从而使多工器750能选择最佳延迟信号作为输出内插信号sir。由于所提的内插器700具有自动控制的功能，其将可不受制程、电位以及温度(process,voltage,andtemperature，即pvt)的变异影响。在其他实施例中，尚可通过使用多个可调延迟电路730来产生介于第一输出信号sout1和第二输出信号sout2之间的多个输出内插信号，其设计方式与前述的模拟电路的实施例相似，其中每一可调延迟电路730使用其对应的输出内插信号于其第一与非门471和第一与门481中，而第一电流i1对第二电流i2的电流比值亦可用类似于前述的方式作设计。

本发明提供一种全新的内插器设计，其具有高准确度的特性。总而言之，本发明相较于传统设计享有下列优势：(1)可通过负反馈机制，自动地微调输出内插信号；(2)可用模拟电路或数字电路的方式来实施；以及(3)具有更佳的线性度、以及对制程、电位以及温度的变异具有更低的敏感度。

值得注意的是，以上所述的电位、电流、电阻值、电感值、电容值以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的内插器并不仅限于图1-9所图示的状态。本发明可以仅包括图1-9的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的内插器当中。虽然本发明的实施例使用金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)为例，但本发明并不仅限于此，本技术领域人员可改用其他种类的晶体管，例如：双载子接面晶体管(bipolarjunctiontransistor，bjt)、接面场效应晶体管(junctiongatefieldeffecttransistor，jfet)，或是鳍式场效应晶体管(finfieldeffecttransistor，finfet)等等，而不致于影响本发明的效果。

在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。