本实用新型属于微波通信、电子设备领域中的宽带跳频频率合成器技术领域，具体涉及一种宽带微波跳频源。
背景技术：
随着通信、雷达、电子对抗领域的发展，对频率合成器的相位噪声、杂散和变频速度以及频率宽度提出了更高的要求。在现代战争中，电子侦察和电子对抗越来越受到人们的高度重视，为提高截获概率，并对截获信号的载频、脉冲调制等信息进行分析，复制，进而进行有效的干扰，超宽带、快速跳频、高分辨率、高杂波抑制和低相位噪声的频率合成器是电子侦察和电子对抗系统所期望的。目前常见的宽带跳频源主要沿用传统设计均不能同时满足快速跳频、小步进以及小型化、低功耗的要求。
技术实现要素：
针对现有技术的以上缺陷或改进需求，本实用新型提供了一种宽带微波跳频源，其目的在于采用DDS+PLL+分段倍频的方式实现频段覆盖，由此解决现有技术不能同时满足快速跳频、小步进以及小型化、低功耗的需求的技术问题。
为实现上述目的，按照本实用新型的一个方面，提供了一种宽带微波跳频源，包括晶振、直接数字式频率合成器(Direct Digital Synthesizer，DDS)单元、第一滤波器、锁相环单元(PLL)、控制单元、第二滤波器、第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路和射频开关；
其中，DDS的第一端与晶振相连，第二端与控制单元的第一端相连；第一滤波器的第一端与DDS的第三端相连；PLL的第一端与第一滤波器的第二端相连，第二端与控制单元的第二端相连；控制单元的第三端与射频开关相连；第二滤波器的第一端与PLL的第二端相连；第二滤波器的第二端一分为四路，分别与第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路、射频开关的一端相连；第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路的另一端分别与射频开关相连；控制单元具有用于接收外部系统发送的频率控制字信息的接口；
优选的，上述的宽带微波跳频源，第一倍频滤波电路、第二倍频滤波电路的构成相同，包括依次相连的第一倍频器、第三滤波器、第二倍频器和第四滤波器；第一倍频滤波电路、第二倍频滤波电路中的第三滤波器的输出端均与射频开关相连；第三倍频滤波电路包括依次相连的第一倍频器、第三滤波器。
优选的，上述的宽带微波跳频源，控制单元采用FPGA实现，DDS采用AD9914；锁相环采用ADF4153；倍频滤波电路中的第三滤波器为微带低通滤波器，第四滤波器采用带通滤波器，微带低通滤波器由高低阻抗线实现，带通滤波器采用平行耦合滤波器。
晶振作为外部参考基准源为DDS提供基准时钟，控制单元接收由系统发送的频率控制字信息后，经过内部程序运算转换成DDS工作所需要的控制信息，DDS接收到控制信息后由其内部电路锁存工作状态，并工作在系统所需要的状态下；当DDS接收到新频率的控制信息时，工作状态随着进行变化，输出对应的频率信号，实现快速跳频。
优选的，上述的宽带微波跳频源，第一滤波器采用低通滤波器；低通滤波器用于降低DDS输出频率信号的杂散信号，降低镜像干扰信号，提高信号传输性能，增强传输可靠性；
第一滤波器将DDS输出的小步进快速跳频信号滤波后发送至PLL，作为锁相环的输入参考频率；锁相环将小步进快速跳频信号进行频率合成，锁相至射频S频段，实现频谱搬移，增强各端口隔离度。
优选的，上述的宽带微波跳频源，第二滤波器采用带通滤波器，用于滤除PLL输出信号中除主信号外的杂散信号，得到高杂散抑制的输出信号。
将滤波后的信号输入至倍频滤波链路，分三路分别进行放大倍频滤波，生成六路信号，再由FPGA控制射频开关进行选频输出。倍频器将输入的射频信号倍频，倍频器前后级的滤波器为带通滤波器，主要是滤除基波以及三次谐波；将滤波后的信号，输入至开关的输入端口；通过控制射频开关进行选频输出。
优选的，上述的宽带微波跳频源，倍频滤波电路中的第三滤波器采用微带低通滤波器，第四滤波器采用带通滤波器。
总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
本实用新型提供的宽带微波调频源，采用小步进DDS实现小步进输出，结合锁相环电路实现频率合成器快速跳频；再通过分段的多路倍频滤波电路实现扩频，并由射频开关控制选频输出，实现宽带输出；整个系统通过FPGA控制单元控制，简化了硬件设计的复杂度；并采用体积小、高集成度的锁相环电路，实现了小型化和集成化；具有输出步进小、快速跳频、相位噪声低、杂散低、谐波低、频率范围宽、集成化程度高、功耗低、结构简单、性能稳定、灵活快捷、适用性强的特点。
附图说明
图1是本实用新型提供的宽带微波跳频源的一个实施例的系统示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
参照图1所示，是本实施例提供的宽带微波跳频源的一个实施例的系统示意图，包括晶振、DDS、第一滤波器、锁相环单元(PLL)、控制单元、第二滤波器、第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路和射频开关；
其中，DDS的第一端与晶振相连，第二端与控制单元的第一端相连；第一滤波器的第一端与DDS的第三端相连；PLL的第一端与第一滤波器的第二端相连，第二端与控制单元的第二端相连；控制单元的第三端与射频开关相连；第二滤波器的第一端与PLL的第二端相连；第二滤波器的第二端一分为四路，分别与第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路、射频开关的一端相连；第一倍频滤波电路、第二倍频滤波电路、第三倍频滤波电路的另一端分别与射频开关相连；
第一倍频滤波电路、第二倍频滤波电路的构成相同，包括依次相连的第一倍频器、第三滤波器、第二倍频器和第四滤波器；第一倍频滤波电路、第二倍频滤波电路中的第三滤波器的输出端均与射频开关相连；第三倍频滤波电路包括依次相连的第一倍频器、第三滤波器。
本实施例中，控制单元采用FPGA实现，DDS采用AD9914；锁相环采用ADF4153；倍频滤波电路中的第三滤波器为微带低通滤波器，第四滤波器采用带通滤波器，微带低通滤波器由高低阻抗线实现，带通滤波器采用平行耦合滤波器的形式，采用ADS软件进行仿真优化。
DDS的信号输入端接收外部输入的参考时钟信号，该参考时钟信号的频率为120MHz，DDS的输出频段包括三个频段，对应的PLL输出频段分别为2GHz～2.5GHz、2.5GHz～3GHz、3GHz～4GHz，PLL输出信号通过第二滤波器滤波后输出至由第一、第二、第三倍频滤波电路构成的倍频滤波链路；所述的三个频段分三路分别通过第一、第二、第三倍频滤波电路进行放大倍频滤波，生成六路信号，覆盖2GHz～12GHz频带，再由控制单元控制射频开关SP6T进行选频输出；在各倍频滤波电路内，倍频器将输入的射频信号倍频，第三、第四滤波器主要用于滤除基波以及三次谐波；将滤波后的信号，输入至射频开关的输入端口，通过控制射频开关进行选频输出；控制单元用于控制DDS的频率控制字、PLL的分频比N，以及射频开关SP6T的开或关。
实施例提供的这种宽带微波跳频源，采用DDS+PLL的混合频率合成方案实现低端频率的输出，再通过分段倍频滤波电路实现扩频，并由射频开关控制选频输出，整个系统通过控制单元控制，具有输出步进小、快速跳频、相位噪声低、杂散低、谐波低、频率范围宽、集成化程度高、功耗低、结构简单、性能稳定的特点，能应用于不同的环境，有很强的实用性。
本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。