本发明涉及集成电子电路领域中的低功耗mos开关的驱动电路。
背景技术：
mos开关为集成电路的最基本构件，mos开关驱动电路用于驱动mos开关使其有最小的导通电阻与最大的开路电阻，以达到理想开关的特性。然而由于mos开关的物理特性，现有降低mos开关接通时的导通电阻的方法都将同时降低其断开时的开路电阻。例如，在设计中可以增大mos开关的宽长比来降低其导通电阻，但同时会降低其开路电阻。
在常规电路中开关的开路电子造成漏电不会影响到电路的功能与性能。然而，近年来，物联网快速发展，应用与物联网的超低功耗电路对开关的漏电提出苛刻的要求。在超低功耗电路中，开关的漏电可能影响系统待机时间以及电路的性能，甚至是功能。本发明提出了一种mos开关的负压驱动电路，就是利用降低开关的驱动电压来提高开关开路电阻，降低漏电。
技术实现要素：
本发明旨在解决超低功耗电路中开关开路的漏电问题，提出了一种mos开关的负压驱动电路，采用负压驱动的方式提高mos开关开路电阻，降低其开路漏电。
本发明技术方案如下：
如附图1所示，开关逻辑控制信号ct经过第一反相器i1产生第四时序控制信号ctn，再经过第二反相器i2产生第三时序控制信号ctp。由此可见第四时序控制信号ctn是开关逻辑控制信号ct的反相，而第三时序控制信号ctp是开关逻辑控制信号ct的同相，用于控制第四逻辑门i4与第五逻辑门i5，实现在开关逻辑控制信号ct为高电平期间，时钟信号ck被截断，使得加在第一nmos管nm1栅极的电压为第电平，加在第二nmos管nm2栅极的电压为低电平。在开关逻辑控制信号ct为低电平期间，时钟信号ck通过第四逻辑门i4与第五逻辑门i5驱动负压产生部分产生负压输出。
开关逻辑控制信号与时钟信号间的时序关系如附图2所示。在开关逻辑控制信号ct为低电平期间，第一时序控制信号与第二时序控制信号与所述时钟信号ck同相。在所述第一时序信号与所述第二时序信号为高时，为第一电容c1充电，同时将充满电的第二电容c2的正极降低到零伏，第二电容c2负端的电压降低至-vdd，经由以二极管连接第四pmos管输出至驱动输出端。在所述第一时序信号与所述第二时序信号为低时，为第二电容c2充电，同时将充满电的第一电容c1的正极降低到零伏，第一电容c1负端的电压降低至-vdd，经由以二极管连接的第三pmos管输出至驱动输出端。如此重复，保证了在开关逻辑控制信号为低电平时，所述驱动输出端输出负的电压，电压值接近-vdd加上一个二极管的正向导通电压。
在所述开关逻辑控制信号ct为高电平期间，所述驱动输出端的电压有第三时序控制信号ctp与第四时序控制信号ctn确定，根据其逻辑关系可以看出此时输出高电平至驱动输出端。
【附图说明】
图1为本发明原理图；
图2为本发明的输入信号的时序图。
【具体实施方式】
下列实施例是对本发明的进一步解释和补充，对本发明不构成任何限制。
如附图1所述，为本发明的一个实施例，以下结合附图说明本发明的该实施例。
一种mos开关的负压驱动电路，包括：
第一输入端，用于输入时钟信号ck；
第二输入端，用于输入开关逻辑控制信号ct；
驱动输出端，用于输出负压驱动输出信号out；
逻辑控制部分，其两个输入端分别连接所述第一输入端与所述第二输入端，用于把所述时钟信号ck与所述开关逻辑控制信号ct转换为第一时序控制信号a、第二时序控制信号b、第三时序控制信号ctp、第四时序控制信号ctn；
负压产生部分，其第一输入端、第二输入端、第三输入端分别对应连接所述第一时序控制信号a、第二时序控制信号b、第三时序控制信号ctp，用于根据所述第一时序控制信号a、所述第二时序控制信号b、第三时序控制信号ctp产生与所述负压产生部分第一输出端相连的第一负压信号n1以及与所述负压产生部分第二输出端相连的第二负压信号n2；
驱动输出部分，其第一输入端连接第一负压信号n1，其第二输入端连接第二负压信号n2，其第三输入端连接第三时序控信号ctp，其第四输入端连接第四时序控制信号ctn，用于根据所述第三时序控制信号ctp、第四时序控制信号ctn控制是否输出正电源电压至所述驱动输出端,利用第一负压信号n1与第二负压信号n2确定是否经由二极管连接第三pmos管mp3或第四pmos管mp4输出负电压至驱动输出端。
所述逻辑控制部分进一步包括：
第一反相器i1，其输入端与所述开关逻辑控制信号ct相连，其输出端连接至所述第四时序控制信号ctn；
第二反相器i2，其输入端与所述第四时序控制信号ctn相连，其输出端连接至所述第三时序控制信号ctp；
第三反相器i3，其输入端连接所述时钟信号ck；
第四逻辑门i4，其输入端分别连接所述第三反相器的输出端、所述第三时序控制信号ctp，其输出连接至所述第二时序控制信号b；
第五逻辑门i5，其输入端分别连接所述第四时序控制信号ctn、所述第三反相器i3的输出端，其输出连接至所述第一时序控制信号a。
所述逻辑控制部分在所述开关逻辑控制信号ct为低电平期间，控制所述第四逻辑门i4与所述第五逻辑门i5输出方波信号驱动负压产生部分在所述第一负压信号n1与所述第二负压信号n2上产生交替出现负电压；所述逻辑控制部分在所述开关逻辑控制信号ct为高电平期间，控制负压产生部分在所述第一负压信号n1与所述第二负压信号n2上产生持续的正电压。
所述负压产生部分利用电容c1、c2自举其存储的电荷实现负电压，所述负压产生部分进一步包括：
第一pmos管mp1，其源极连接第一负压信号n1，其栅极连接第二负压信号n2，漏极连接第三时序控制信号ctp；
第二pmos管mp2，其源极连接第二负压信号n2，其栅极连接第一负压信号n1，漏极连接第三时序控制信号ctp；
第一电容c1，其负极连接所述第一负压信号n1，其正极连接所述第一时序控制信号a；
第二电容c2，其负极连接所述第二负压信号n2；
第一nmos管nm1，其源极连接地，其栅极连接所述第二时序控制信号b，其漏极连接所述第二电容c2的正极；
第二nmos管nm2，其源极连接所述第一nmos管nm1的漏极，其漏极连接至正电源；
第六反相器i6，其输入端连接至第一时序控制信号a，其输出连接所述第二nmos管nm2的栅极。
所述驱动输出部分利用逻辑控制部分产生的第四时序控制信号ctp、第四时序控制信号ctn、第一负压信号n1、第二负压信号n2实现了在所述开关逻辑控制信号ct为高电平期间输出正电源电压，在所述开关逻辑控制信号ct为低电平期间输出负电压，所述驱动输出部分进一步包括：
第三电容c3，该电容可以是被驱动mos开关的栅极寄生电容，其负极连接至地，其正极连接至所述驱动输出端out；
第三pmos管pm3，其衬底连接所述第三时序控制信号ctp，其漏极与其栅极连接在一起与第一负压信号n1相连，其源极连接至所述驱动输出端out；
第四pmos管pm4，其衬底连接所述第三时序控制信号ctp，其漏极与其栅极连接在一起与第二负压信号n2相连，其源极连接至所述驱动输出端out；
第五pmos管pm5，其漏极与所述驱动输出端out连接，其栅极连接第四时序控制信号ctn；
第七反相器i7，其输入端与第三时序控制信号ctp相连，其输出端连接所述第五pmos管pm5的源极。
尽管通过以上实施例对本发明进行了揭示，但是本发明的范围并不局限于此，在不偏离本发明构思的条件下，以上各构件可用所属技术领域人员了解的相似或等同元件来替换。