本发明涉及输入电路，具体地，涉及一种兼容悬空态的输入电路。
背景技术：
：在很多的芯片电路应用中，为了减少芯片的引脚(PIN脚或PIN)的数目，需要一个PIN脚的不同状态能够分别代表不同的信息，芯片通过识别PIN脚上的状态，从而获得自身的ID。芯片获得自身的ID后，后面可以做出区别于其他ID的芯片的响应。当共同并联在同一根总线(Bus)上的多个同类芯片，比如同一组Bus上接多个传感器芯片，需要互相不同的ID以相互区分，具有芯片PIN状态检测功能的芯片可以通过在板级上对PIN脚不同的接法实现独立的ID。通常可以通过将芯片PIN脚接高电位，接低电位，悬空，接通信协议接口等不同的方法实现不同的芯片ID。比如,系统管理总线(SystemManagementBus，SMBus)或者I2C协议通信芯片，可以将芯片身份识别PIN脚接到芯片的电源端(VDD)，地端(GND)，悬空，接SMBus协议的数据PINSDA或者时钟PIN时钟信号线(SCL)。这样一个PIN脚就可以区分5种状态，如果同时n个PIN脚，则区分的状态有5×n种，可以实现5×n种不同的ID。专利文献公布号为CN102931971A提到的一种3状态控制信号输入IO电路，提供了对高电平状态、低电平状态和悬空状态的检测电路，该电路允许在输入端加载三种输入状态——高电平状态、低电平状态和悬空状态，并在输出端产生三种对应的输出状态。当外部输入信号IN为高电平时，输出结果O1小于O2、O3小于O4；当外界输入信号IN为低电平时，输出结果为O1大于O2、O3大于O4；当外界输入信号IN为悬空时，输出结果为O1小于O2、O3大于O4。由于一个IO可以产生三种输入状态，对于需要从外界输入多个控制信号的芯片来说，采用3状态控制信号输入IO会比传统IO的数量显著减少，从而降低芯片面积，提高芯片的可靠性。本发明区别与该专利在于本发明能将悬空态锁定在确定的电位，并且本发明实现了无静态功耗，电路简单，成本低。技术实现要素：针对现有技术中的缺陷，本发明的目的是提供一种兼容悬空态的输入电路。根据本发明提供的一种兼容悬空态的输入电路，包括检测电路Circuit；所述检测电路Circuit包括输入端PIN、输出端INTERNAL、电源端以及接地端；所述检测电路Circuit将所述输入端PIN从外部获取的信号转换后输入至输出端INTERNAL，所述输出端INTERNAL输出检测信号。优选地，所述检测电路Circuit，包括第一NMOS管、第一电阻R1、第二电阻R2、第五NMOS管、反相器Schmitt、第三PMOS管以及第六NMOS管；所述第一NMOS管的漏极构成输入端PIN；所述第一NMOS管的源极构成接地端；所述第一NMOS管的栅极连接至第一电阻R1的一端；所述第一电阻R1的另一端连接至第一NMOS管的源极；所述第二电阻R2的一端连接至第一NMOS管的漏极；所述第二电阻R2的另一端连接至所述反相器的输入端；所述第五NMOS管的漏极D5连接至第二电阻R2的另一端；所述第五NMOS管的源极连接至第一NMOS管的源极；所述第五NMOS管的栅极连接至反相器的控制端；所述第三PMOS管的栅极连接至反相器的输出端所述第三PMOS管的栅极连接至第六NMOS管的栅极；所述第三PMOS管的漏极连接至第六NMOS管的漏极；所述第六NMOS管的源极连接至第一NMOS管的源极所述第三PMOS管的源极连接至第一PMOS管的源极；所述第三PMOS管的漏极构成输出端INTERNAL。优选地，所述反相器Schmitt；所述检测电路Circuit，还包括第二PMOS管；所述反相器Schmitt包括第一PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；所述第一PMOS管的栅极构成反相器的输入端；所述第一PMOS管的源极构成电源端；所述第一PMOS管的栅极连接至第三NMOS管的栅极；所述第二NMOS管的栅极连接至第一PMOS管的栅极；所述第二NMOS管的源极连接至第三NMOS管的漏极；所述第三NMOS管的源极连接至第一NMOS管的源极；所述第二NMOS管的漏极构成反相器的控制端；所述第二NMOS管的漏极连接至第一PMOS管的漏极；所述第四NMOS管的栅极构成反相器的输出端；所述第四NMOS管的源极连接至第二NMOS管的源极；所述第四NMOS管的栅极连接至第一PMOS管的漏极；所述第四NMOS管的漏极连接至第二PMOS管的漏极；所述第二PMOS管的栅极连接至第一NMOS管的源极；所述第二PMOS管的源极连接至第一PMOS管的源极。与现有技术相比，本发明具有如下的有益效果：1、本发明提供的兼容悬空态的输入电路，当芯片的引脚为悬空时，输入电路可以自行判断并输出为高电平或者低电平，同时将引脚电位锁定为高电位或者低电位。2、本发明的提供的兼容悬空态的输入电路在正常将引脚接电源或者地时并不消耗电流。3、本发明是采用集成电路的互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)工艺实现设计的芯片的接口部分。4、当芯片由于兼容原因或使用芯片的系统厂商有意设计，芯片的输入PIN脚处于悬空，芯片的PIN脚电位将是不确定的，芯片也无法检测自身该PIN脚的状态。如果输入本身有阻性向上通路或者向下通路，则该PIN接地或者电源时，或者接通信协议接口时芯片将消耗电流。通过本发明设计的电路，可以实现PIN脚状态锁定到确定的电位，芯片从而检测到确定的状态，同时当该PIN接地或者电源时，或者接通信协议接口时芯片不消耗电流。另外电路结构简单，实现面积小，成本低。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：图1为本发明提供的兼容悬空态的输入电路接口电路框图。图2为本发明提供的兼容悬空态的输入电路具体实现电路图。图中附图标记如下表所示：101输入端PIN102输出端INTERNAL103电源端104接地端105检测电路Circuit202第一NMOS管204第一电阻R1205第二电阻R2206第五NMOS管207第一PMOS管208第二NMOS管209第三NMOS管210第四NMOS管211第二PMOS管212第三PMOS管213第六NMOS管具体实施方式下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。本发明提供了一种兼容悬空态的输入电路，包括检测电路Circuit；所述检测电路Circuit包括输入端PIN、输出端INTERNAL、电源端以及接地端；所述检测电路Circuit将所述输入端PIN从外部获取的信号转换后输入至输出端INTERNAL，所述输出端INTERNAL输出检测信号。所述检测电路Circuit，包括第一NMOS管、第一电阻R1、第二电阻R2、第五NMOS管、反相器Schmitt、第三PMOS管以及第六NMOS管；所述第一NMOS管的漏极构成输入端PIN；所述第一NMOS管的源极构成接地端；所述第一NMOS管的栅极连接至第一电阻R1的一端；所述第一电阻R1的另一端连接至第一NMOS管的源极；所述第二电阻R2的一端连接至第一NMOS管的漏极；所述第二电阻R2的另一端连接至所述反相器的输入端；所述第五NMOS管的漏极D5连接至第二电阻R2的另一端；所述第五NMOS管的源极连接至第一NMOS管的源极；所述第五NMOS管的栅极连接至反相器的控制端；所述第三PMOS管的栅极连接至反相器的输出端；所述第三PMOS管的栅极连接至第六NMOS管的栅极；所述第三PMOS管的漏极连接至第六NMOS管的漏极；所述第六NMOS管的源极连接至第一NMOS管的源极；所述第三PMOS管的源极连接至第一PMOS管的源极；所述第三PMOS管的漏极构成输出端INTERNAL。所述反相器Schmitt；所述检测电路Circuit，还包括第二PMOS管；所述反相器Schmitt包括第一PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；所述第一PMOS管的栅极构成反相器的输入端；所述第一PMOS管的源极构成电源端；所述第一PMOS管的栅极连接至第三NMOS管的栅极；所述第二NMOS管的栅极连接至第一PMOS管的栅极；所述第二NMOS管的源极连接至第三NMOS管的漏极；所述第三NMOS管的源极连接至第一NMOS管的源极；所述第二NMOS管的漏极构成反相器的控制端；所述第二NMOS管的漏极连接至第一PMOS管的漏极；所述第四NMOS管的栅极构成反相器的输出端；所述第四NMOS管的源极连接至第二NMOS管的源极；所述第四NMOS管的栅极连接至第一PMOS管的漏极；所述第四NMOS管的漏极连接至第二PMOS管的漏极；所述第二PMOS管的栅极连接至第一NMOS管的源极；所述第二PMOS管的源极连接至第一PMOS管的源极。下面对本发明提供的兼容悬空态的输入电路做进一步说明：如图1所示，所述输入端PIN101为PIN脚，将直接接到外部系统板上，所述输出端INTERNAL102是内部得到的检测信号，检测电路Circuit105将101PIN的状态转换为102输入到芯片内部。如图2所示，本发明提供的兼容悬空态的输入电路中，第一NMOS管202为提供ESD泄放通路的NMOS，第一电阻R1204为提供ESD耦合NMOS快速开启导通的电阻。第二电阻R2205是输入保护第一PMOS管207、第二NMOS管208以及第三NMOS209的栅极的限流电阻。第一PMOS管207、第二NMOS208、第三NMOS209以及第四NMOS210优选地组成了反相器Schmitt结构，采样反相器Schmitt结构作为输入是滤除输入端信号的抖动毛刺，第二PMOS管211用于隔离第四NMOS210的漏极直接接到电源可能带来的ERC问题。第三PMOS管212和第六NMOS213共同组成反相器，使得检测到的输出端INTERNAL102的信号和输入端101，即输入PIN脚的信号是一致的。本发明中第五NMOS管206的栅极接到反相器Schmitt的输出端INTERNAL，第五NMOS管206的漏极接到Schmitt反相器的输入端，第五NMOS管NMOS206和Schmitt反相器共同形成一个锁存机构。本发明中的由第五NMOS管206和反相器Schmitt共同形成一个锁存机构能够将输入悬空态锁定成输入为确定的低信号。本发明中的锁存结构在输入悬空的情况下，依靠由第一NMOS管202组成的ESD结构的漏极的漏电，将输入悬空存储的电荷泄漏，使得输入电位最终到低。因为第一NMOS管202作为ESD泄放通路，通常漏极的面积都比较大，所以能较快泄放悬空存储的电荷，使得悬空态能较快的锁定到低电位。本发明中的第五NMOS管206一般用倒宽长比的尺寸设计。这样在输入端PIN101接通信协议接口的情况下，比如I2C的SDA或者SCL信号时，消耗的电流可以非常小。本发明中的输入端PIN101不管是接地或者接成电源，该电路都无静态功耗。同时将悬空态接法检测成低。对使用者而言，悬空和接地是等价的。本发明具体电路中实现的是将PIN脚悬空态检测为低信号，但本发明并不局限于将PIN悬空检测为低信号，本设计中将下拉的第五NMOS管206这个NMOS替换成上拉到电源的第一PMOS管207，同时加入一路由电源到输入的第一PMOS管207或者反向二极管提供电源到输入的漏电，则可以实现将PIN悬空检测为高信号。以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。当前第1页1 2 3