功率变换器及其控制电路的制作方法

本实用新型涉及开关电源领域，更具体地，涉及功率变换器及其控制电路。

背景技术：

随着电路电子技术的进步，开关电源不断向高功率密度、高效率、高可靠性方向发展。在各种电子产品的开关电源中，广泛地使用功率变换器。功率变换器可以采用多种拓扑，例如BOOST、BUCK、BOOST-BUCK、反激式拓扑。在工作期间，功率变换器采用PWM调制(Pulse Width Modulation，脉冲宽度调制)方式控制开关管的导通状态，从而控制从输入端到输出端的电能传输，以提供稳定的输出电压和/或电流。

图1示出根据现有技术的一种BUCK变换器电路的示意性框图。如图1所示，该BUCK变换器电路100采用PWM调制方式。在工作期间，振荡器101产生恒定频率、恒定占空比的时钟信号CLK，该时钟信号的频率为开关频率，该时钟信号的占空比则决定了系统工作的最大占空比。调制信号发生电路102根据反馈信号产生调制信号Voff。时钟信号CLK与调制信号Voff分别作为逻辑模块103的置位信号和复位信号。逻辑模块103产生开关控制信号Vs，进一步经由驱动模块104提高驱动能力从而产生开关驱动信号Vg，用于控制功率级105中的开关管的导通状态。

然而，该BUCK变换器100的驱动模块104和功率级105之间存在着传输延时和损耗，因此功率级105的开关管需要大于最小关断时间。此外，BUCK变换器100还可以包括自举模块，其中，自举电容电荷刷新需要大于最小刷新时间。因此，该BUCK变换器100的时钟信号CLK的占空比不能太大，通常为90％-95％。根据伏秒平衡定理，在BUCK拓扑中，系统工作的占空比D等于输出电压与输入电压的比值，所以在BUCK变换器100的输出电压与输入电压接近时，对应系统工作的占空比大于CLK包含的占空比，但由于时钟信号CLK的占空比限制导致BUCK变换器100难以实现正常工作。

因此，期望进一步改进功率变换的制方式以实现宽工作电压。

技术实现要素：

有鉴于此，本实用新型提供功率变换器及其控制电路，其中，根据输出电压选择控制电路的工作模式以维持正常工作，从而扩展功率变换器的电压适用范围。

根据本实用新型的第一方面，提供一种用于功率变换器的控制电路，包括：时钟信号发生电路，用于产生工作时钟信号，所述工作时钟信号控制开关控制信号的开关周期；调制信号发生电路，用于产生调制信号，所述调制信号用于控制所述开关周期中的关断时刻；以及逻辑模块，与所述时钟信号发生电路和所述调制信号发生电路分别连接，用于根据所述工作时钟信号和所述调制信号产生开关控制信号，其中，在输出电压与输入电压的比值小于第一频率的所述工作时钟信号对应的占空比时，所述时钟信号发生电路控制所述工作时钟信号的频率为第一频率，在所述输出电压与输入电压的比值大于第一频率的所述工作时钟信号对应的占空比时，所述时钟信号发生电路控制所述工作时钟信号的频率为自适应频率，所述自适应频率小于所述第一频率，并且根据所述输出电压而变化。

优选地，所述控制电路根据所述输出电压的反馈信号与所述输入电压的采样信号产生第三时钟信号。

优选地，所述第三时钟信号为选自所述调制信号和所述开关控制信号的任一种。

优选地，所述调制信号产生电路包括：误差放大器，用于将所述输出电压的反馈信号与所述参考电压进行比较以产生误差信号；电流采样电路，用于根据所述输入电压生成电流采样信号并对输出的所述电流采样信号进行斜坡补偿以产生方波信号；以及PWM比较器，与所述误差放大器和所述电流采样电路相连接，用于将所述误差信号和所述方波信号进行比较，以产生所述调制信号。

优选地，所述控制电路还包括：驱动模块，与所述逻辑模块相连接，用于将所述开关控制信号转换成开关驱动信号。

优选地，所述第三时钟信号为选自所述调制信号、所述开关控制信号和所述开关驱动信号的任一种。

优选地，所述驱动模块包括：第一驱动模块，用于产生第一开关驱动信号；以及第二驱动模块，用于产生第二开关驱动信号，其中，所述第一开关驱动信号和所述第二开关驱动信号为互补信号。

优选地，所述时钟信号发生电路包括：第一振荡器，用于产生所述第一频率的第一时钟信号；以及选择模块，用于将所述第一时钟信号和所述第三时钟信号相比较以及选择二者中的频率较小者作为所述工作时钟信号。

优选地，所述时钟信号发生电路还包括：第二振荡器，用于产生第二频率的第二时钟信号，其中，所述选择模块在所述第三时钟信号的频率小于所述第二频率时，选择所述第二时钟信号作为所述工作时钟信号。

优选地，所述选择模块包括：第一或非门，包括接收所述第二时钟信号的第一输入端、接收所述第三时钟信号的第二输入端、以及输出端；第二或非门，包括接收所述第一时钟信号的第一输入端、与所述第一或非门的输出端相连接的第二输入端、以及输出端；以及延时模块，与所述第二或非门的输出端相连接。

根据本实用新型的第二方面，提供一种功率变换器，包括：时钟信号发生电路，用于产生工作时钟信号，所述工作时钟信号控制开关控制信号的开关周期；调制信号发生电路，用于产生调制信号，所述调制信号用于控制所述开关周期中的关断时刻；逻辑模块，与所述时钟信号发生电路和所述调制信号发生电路分别连接，用于根据所述工作时钟信号和所述调制信号产生开关控制信号；以及主电路，所述主电路包括具有开关管的功率级，

其中，在输出电压与输入电压的比值小于第一频率的所述工作时钟信号对应的占空比时，所述时钟信号发生电路控制所述工作时钟信号的频率为第一频率，在所述输出电压与输入电压的比值大于第一频率的所述工作时钟信号对应的占空比时，所述时钟信号发生电路控制所述工作时钟信号的频率为自适应频率，所述自适应频率小于所述第一频率，并且根据所述输出电压而变化，所述开关控制信号用于控制所述开关管的导通状态。

优选地，所述功率变换器为BUCK拓扑。

优选地，所述功率级的开关管包括主开关管和辅助开关管，所述辅助开关管与所述主开关管互补导通，用于在所述主开关管断开期间提供电流路径。

优选地，所述功率级包括主开关管和二极管，所述二极管用于在所述主开关管断开期间提供电流路径。

优选地，所述开关管为NMOS晶体管，所述功率变换器还包括自举模块。

优选地，所述自举模块包括串联连接的低压差线性调节器、二极管和电容，在所述主开关管断开期间，经由所述二极管对所述电容充电，在所述主开关管导通期间，所述电容向所述主开关管的驱动模块供电。

优选地，所述控制电路根据所述输出电压的反馈信号与所述输入电压的采样信号产生第三时钟信号。

优选地，所述第三时钟信号为选自所述调制信号和所述开关控制信号的任一种。

优选地，所述调制信号产生电路包括：误差放大器，用于将所述输出电压的反馈信号与所述参考电压进行比较以产生误差信号；电流采样电路，用于根据所述输入电压生成电流采样信号并对输出的所述电流采样信号进行斜坡补偿以产生方波信号；以及PWM比较器，与所述误差放大器和所述电流采样电路相连接，用于将所述误差信号和所述方波信号进行比较，以产生所述调制信号。

优选地，所述控制电路还包括：驱动模块，与所述逻辑模块相连接，用于将所述开关控制信号转换成开关驱动信号。

优选地，所述第三时钟信号为选自所述调制信号、所述开关控制信号和所述开关驱动信号的任一种。

优选地，所述驱动模块包括：第一驱动模块，用于产生第一开关驱动信号；以及第二驱动模块，用于产生第二开关驱动信号，其中，所述第一开关驱动信号和所述第二开关驱动信号为互补信号。

优选地，所述时钟信号发生电路包括：第一振荡器，用于产生所述第一频率的第一时钟信号；以及选择模块，用于将所述第一时钟信号和所述第三时钟信号相比较以及选择二者中的频率较小者作为所述工作时钟信号。

优选地，所述时钟信号发生电路还包括：第二振荡器，用于产生第二频率的第二时钟信号，其中，所述选择模块在所述第三时钟信号的频率小于所述第二频率时，选择所述第二时钟信号作为所述工作时钟信号。

优选地，所述选择模块包括：第一或非门，包括接收所述第二时钟信号的第一输入端、接收所述第三时钟信号的第二输入端、以及输出端；第二或非门，包括接收所述第一时钟信号的第一输入端、与所述第一或非门的输出端相连接的第二输入端、以及输出端；以及延时模块，与所述第二或非门的输出端相连接。

根据本实用新型实施例的用于功率变换器的制电路，根据输出电压和输入电压的比值与标称频率的工作时钟信号对应的占空比的大小来选择控制电路的工作模式，在输出电压与输入电压的比值小于标称频率的工作时钟信号对应的占空比时，工作于第一模式，在输出电压与输入电压的比值大于标称频率的工作时钟信号对应的占空比时，工作于第二模式。第一模式的工作频率为第一频率，即标称频率，第二模式的工作频率为自适应频率，该自适应频率小于第一频率，并且可以根据输出电压和输入电压的变化连续变化。

该控制电路在第二模式中通过自适应的降频处理增大开关周期。随着开关周期的增大，该控制电路一方面可以保证最小关断时间，从而在输入电压接近输出电压时仍然维持正常工作，另一方面可以在保证最小关断时间的情形下，自适应的增大导通时间，可实现约99％占空比工作，提高了系统工作的占空比，改善输出电压调节的动态范围。

优选地，该控制电路还可以工作于第三模式，第三模式的工作频率为第二频率。该第二频率为自适应频率的最小值，即在自适应频率降低至第二频率时，控制电路的工作频率将固定于第二频率。该第二频率例如大于音频范围，从而避免由于自适应控制产生音频噪声。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出根据现有技术的BUCK变换器电路的示意性框图。

图2示出根据本实用新型实施例的功率变换器的示意性框图。

图3示出图2所示的功率变换器中的时钟信号产生电路的示意性电路图。

图4示出根据本实用新型第一实施例的功率变换器的示意性电路图。

图5示出根据本实用新型第一实施例的功率变换器的工作图。

图6示出根据本实用新型第二实施例的功率变换器的示意性电路图。

图7示出根据本实用新型第三实施例的功率变换器的示意性电路图。

图8示出根据本实用新型第四实施例的功率变换器的示意性电路图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

图2示出根据本实用新型实施例的功率变换器的示意性框图。如图2所示，该功率变换器200例如为BUCK拓扑，包括控制电路和主电路。控制电路包括时钟信号发生电路201、调制信号发生电路202、逻辑模块203、驱动模块204。主电路包括功率级205。

时钟信号发生电路201用于产生工作时钟信号CLK，该工作时钟信号CLK控制开关控制信号的开关周期。在该实施例中，时钟信号发生电路201包括振荡器211、振荡器212和选择模块213。

振荡器211产生第一频率的第一时钟信号CLK1，第一频率为功率变换器的标称频率。振荡器212产生第二频率的第二时钟信号CLK2，第二频率用于限制降频时的工作频率范围。第一频率大于第二频率，并且第二频率例如大于音频范围，从而避免由于自适应控制产生音频噪声。在替代的实施例中，如果在应用中无需限制工作时钟信号的频率最小时值，则可以省去振荡器212。

选择模块213的三个输入端分别连接到振荡器211和212以及驱动级204的输出端。驱动级204输出端提供的信号为开关驱动信号UG_FB。在该实施例中，将开关驱动信号UG_FB作为第三时钟信号CLK3。在替代的实施例中，可以将逻辑模块203的输出端的开关控制信号、驱动模块204的输出端的开关驱动信号、调制信号发生电路202的输出端的调制信号中的任一个作为第三时钟信号CLK3。

选择模块213选择第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3之一，作为工作时钟信号CLK。具体地，选择模块213将第一时钟信号CLK1和第三时钟信号CLK3相比较，选择二者中的频率较小者作为工作时钟信号CLK，以及在第三时钟信号CLK3的频率小于第二频率时，选择第二时钟信号CLK2作为工作时钟信号CLK。

调制信号发生电路202，用于产生调制信号PWM，从而控制所述开关周期中的关断时刻。

逻辑模块203连接至时钟信号发生电路201和调制信号发生电路202的输出端，用于根据工作时钟信号CLK和调制信号PWM产生开关控制信号。该逻辑模块203例如为RS触发器。RS触发器的置位端和复位端分别工作时钟信号CLK和调制信号PWM。RS触发器的输出端提供开关控制信号。

驱动模块204与逻辑模块203相连接，用于放大驱动能力，从而将开关控制信号转换成开关驱动信号。功率级205与驱动模块204连接，例如包括开关管。开关驱动信号控制开关管的导通状态，从而控制从输入端至输出端的电能传输。功率级205的开关管在开关周期中的占空比越大，功率变换器200的输出电压越高。

在功率变换器对于输出电压与输入电压很接近的BUCK电路应用中，即输出电压与输入电压的比值较大，需求占空比较大的电路应用中，功率级205的开关管导通后，外围电路的电感电流上升的斜率很低，与外围电路相关的调制信号PWM翻转需要的时间会比振荡器211产生的第一时钟信号CLK1包含的最大占空比对应的时间长。对于传统的BUCK电路结构，由于只有一个振荡器，其产生的时钟信号决定了工作时钟信号CLK，所以振荡器产生的时钟信号翻转时，会强制关断开关管，不能有效地对外围电路充电，限制系统工作的占空比，使其不能达到需求的占空比。而在本实用新型中，选择模块213选择第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3之一作为工作时钟信号CLK。当开关驱动信号到达翻转的时间大于第一时钟信号CLK1最大占空比对应时间的情况时，第三时钟信号CLK3通过逻辑模块203使降频功能开始起作用，自适应的延长工作时钟信号CLK的翻转时间，即降低了工作时钟信号CLK的频率。功率级205的开关管的导通时间也同步延长，直至调制信号PWM翻转，开关管关断，才再次通过开关驱动信号UG_FB使时钟信号CLK翻转，实现降低频率、增大占空比的功能。

根据该实施例的功率变换器200，开关驱动信号UG_FB的关断时刻与功率变换器200的工作占空比相关，又根据伏秒平衡定理，在BUCK拓扑中，系统工作的占空比D等于输出电压与输入电压的比值(D＝VO/VIN)，因此，该功率变换器200可以根据输出电压以及输入电压的比值切换工作模式。在功率变换器200的输出电压远小于输入电压时，即占空比需求较小时，该工作时钟信号CLK为第一频率的第一时钟信号CLK1。在功率变换器200的输出电压接近输入电压时，即需求工作占空比较大时，该工作时钟信号CLK为自适应频率的第三时钟信号CLK3。该工作时钟信号CLK的频率最小值限制为第二频率，即在第三时钟信号CLK3的频率小于第二频率时，该工作时钟信号CLK为第二频率的第二时钟信号CLK2。应该注意，在时钟信号发生电路201选择第三时钟信号CLK3作为工作时钟信号CLK的情形下，该工作时钟信号的频率根据输出电压和输入电压而变化。

该功率变换器的控制电路根据输出电压与输入电压的比值选择控制电路的工作模式，在输出电压与输入电压的比值小于标称频率的工作时钟信号对应的占空比时，工作于第一模式，在输出电压与输入电压的比值大于标称频率的工作时钟信号对应的占空比时，工作于第二模式。第一模式的工作频率为第一频率，第二模式的工作频率为自适应频率，该自适应频率小于第一频率，并且可以根据输出电压和输入电压连续变化。

该控制电路在第二模式中通过自适应的降频处理增大开关周期。随着开关周期的增大，该控制电路一方面可以保证最小关断时间，从而在输入电压接近输出电压时仍然维持正常工作，另一方面可以在保证最小关断时间的情形下，自适应的增大导通时间，可实现约99％占空比工作，提高了系统工作的占空比，改善输出电压调节的动态范围。

在优选的实施例中，该控制电路还可以工作于第三模式，第三模式的工作频率为第二频率。该第二频率为自适应频率的最小值，即在自适应频率降低至第二频率时，控制电路的工作频率将固定于第二频率。该第二频率例如大于音频范围，从而避免由于自适应控制产生音频噪声。

图3示出图2所示的功率变换器中的时钟信号产生电路的示意性电路图。如图3所示，时钟信号发生电路201包括：振荡器211、振荡器212和选择模块213。选择模块213包括或非门G1、或非门G2和延时电路214。

振荡器211和振荡器212分别为固定频率的计时电路。振荡器211产生第一频率的第一时钟信号CLK1。振荡器212产生第二频率的第二时钟信号CLK2。如上所述，第三时钟信号CLK3根据功率变换器的输出电压和输入电压的变化而变化。

选择模块213包括依次级联的或非门G1、或非门G2和延时电路214。或非门G1的两个输入端分别接收第二时钟信号CLK2与第三时钟信号CLK3。如上所述，第三时钟信号例如是驱动模块204的输出端的开关驱动信号UG_FB。或非门G2的两个输入端分别连接至或非门G1的输出端和接收第一时钟信号CLK1。三个时钟信号经过两个或非门的逻辑处理后输入到延时电路214，最后生成工作时钟信号CLK，而且产生的工作时钟信号CLK反馈回振荡器211。

该时钟信号产生电路根据输出电压选择第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3之一作为工作时钟信号CLK。因此，功率变换器在输出电压与输入电压的比值小于标称频率的工作时钟信号对应的占空比时工作于第一模式，将第一时钟信号CLK1作为工作时钟信号CLK；在输出电压与输入电压的比值大于标称频率的工作时钟信号对应的占空比时工作于第二模式，将第三时钟信号CLK3作为工作时钟信号CLK。第一时钟信号CLK1的频率为第一频率，第三时钟信号CLK3的频率为自适应频率，该自适应频率小于第一频率，并且根据输出电压和输入电压的变化而连续变化。

该功率变换器在第二模式中通过自适应的降频处理增大开关周期。随着开关周期的增大，该控制电路一方面可以保证最小关断时间，从而在输入电压接近输出电压时，即工作占空比较大时，仍然维持正常工作，另一方面可以在保证最小关断时间的情形下，自适应的增大导通时间，可实现约99％占空比工作，提高了系统工作的占空比，改善输出电压调节的动态范围。

在优选的实施例中，该功率变换器还可以工作于第三模式，将第二时钟信号CLK2作为工作时钟信号CLK。第二时钟信号CLK2的频率为第二频率。该第二频率为自适应频率的最小值，即在自适应频率降低至第二频率时，控制电路的工作频率将固定于第二频率。该第二频率例如大于音频范围，从而避免由于自适应控制产生音频噪声。

图4示出根据本实用新型第一实施例的功率变换器的示意性电路图。该功率变换器200是图2的框图实例化的电路结构。该功率变换器200的功率级205包括NMOS晶体管，并且还包括自举模块207。

该功率变换器200包括控制电路和主电路。控制电路包括时钟信号发生电路201、调制信号发生电路202、逻辑模块203、驱动模块204。主电路包括功率级205、外围电路206以及自举模块207。在上文结合图2和图3已经详细描述的模块及其连接关系，此处不再赘述。下文仅描述不同之处。

如图所示，时钟信号发生电路201用于产生工作时钟信号CLK，该工作时钟信号CLK控制开关控制信号的开关周期。在该实施例中，时钟信号发生电路201包括振荡器211、振荡器212和选择模块213。

振荡器211产生第一频率的第一时钟信号CLK1。振荡器212产生第二频率的第二时钟信号CLK2，用于限制降频时的工作频率范围。该第二频率例如大于音频范围，从而避免由于自适应控制产生音频噪声。在替代的实施例中，如果在应用中无需限制工作时钟信号的频率最小时值，则可以省去振荡器212。

选择模块213的三个输入端分别连接到振荡器211和212以及调制信号发生电路202的输出端。调制信号发生电路202输出端提供的调制信号为开关驱动信号UG_FB。在该实施例中，将开关驱动信号UG_FB作为第三时钟信号CLK3。

选择模块213选择第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3之一，作为工作时钟信号CLK。具体地，选择模块213将第一时钟信号CLK1和第三时钟信号CLK3相比较，选择二者中的频率较小者作为工作时钟信号CLK，以及在第三时钟信号CLK3的频率小于第二频率时，选择第二时钟信号CLK2作为工作时钟信号CLK。

调制信号发生电路202包括电流采样电路221、误差放大器U1和PWM比较器U2。电流采样电路221对输入电压进行采样，并对输出电流的采样信号进行斜坡补偿以产生方波信号VSENSE。误差放大器U1将功率变换器的输出电压VO的反馈信号Vfb与参考电压Vref进行比较以产生误差信号VEAO。PWM比较器U2的同相输入端连接电流采样电路221，反相输入端连接误差放大器U1的输出端，PWM比较器U2的输出端接入逻辑模块203，用于根据误差信号VEAO以及方波信号VSENS产生调制信号PWM。电路中采样电感电流所构成的电流环路包含有VIN及VO的信息，输出电压与输入电压的比值获得就是经过该电流环路调整获得。

驱动模块204与逻辑模块203连接，包括上驱动模块DRV1和下驱动模块DRV2，分别为功率级205提供第一开关驱动信号和第二开关驱动信号。第一开关驱动信号和第二开关驱动信号为互补信号。功率级205包括上开关管N1和下开关管N2。在上开关管N1的关断期间，下开关管N2导通，从而提供电流路径。在该实施例中，上开关管N1和下开关管N2分别为NMOS晶体管，栅极分别连接上驱动模块DRV1和下驱动模块DRV2。上开关管N1的源极和下开关管N2的漏极连接节点为SW节点。

外围电路206与功率级205连接，包括连接在SW节点和输出端之间的储能电感L1，以及连接在输出端和地之间的滤波电容C1。在输出端提供输出电压VO。电阻R1和电阻R2串联连接在输出端和地之间，用于对输出电压VO进行采样以获得反馈信号Vfb。该反馈信号Vfb提供至误差放大器U1的反相输入端。

自举模块207包括串联连的低压差线性调节器271、二极管D1和电容C2。在上开关管N1断开期间，下开关管N2导通，低压差线性调节器271经由下开关管N2对电容C2充电。在上开关管N1导通期间，电容C2向上开关管N1的上驱动模块DRV1供电。

从图中可以看出，上开关管N1的源极连接SW节点(开关节点)，漏极连接输出端或者输入端VIN。由于上开关管N1为NMOS晶体管，因此，当上开关管N1导通时，其栅极源极之间的电压差必须远大于上开关管N1的导通阈值电压(Vth)从而保证N1的充分导通，大大降低导通电阻来提高电路转换效率。自举模块207为上驱动模块DRV1提供浮地自举供电，从而为上开关管N1提供稳定的开关驱动信号，以保证上开关管N1的正常开关。

在自举模块207中，电容C2为外置电容，其电容值一般为47nF-100nF。对于LDO来说，电容C2是一个比较大的电容值，因此，电容C2的电压通常需要多个开关周期才能被充至设定值，即自举电容C2的刷新需要一定的时间。也就是说，BS节点的电压通常需要多个开关周期才能达到设定值，以便上驱动模块DRV1能够被正常驱动，而上驱动模块DRV1的正常驱动才能保证上开关管N1的正常工作。通常BS节点对SW节点的电压的欠压锁定(UVLO)的阈值电压有一个数值。当BS节点对SW节点的电压没有上升到该指定数值时，上开关管N1必须处于彻底关断状态。

根据该实施例的功率变换器，该控制电路在第二模式中通过自适应的降频处理增大开关周期。随着开关周期的增大，该控制电路一方面可以保证最小关断时间，从而在输入电压接近输出电压时仍然维持正常工作，另一方面可以在保证最小关断时间的情形下，自适应的增大导通时间，可实现约99％占空比工作，提高了系统工作的占空比，改善输出电压调节的动态范围。该最小关断时间可以满足自举电容C2的刷新需求。

图5示出根据本实用新型第一实施例的功率变换器的工作图。如图5所示，电流采样电路221采样输出电流并叠加斜坡补偿产生方波信号VSENSE与误差信号VEAO比较，产生调制信号PWM。与功率变换器的输出电压VO相关联，开关驱动信号UG_FB和调制信号PWM的边沿相同。因此，功率变换器可以将逻辑模块203的输出端的开关控制信号、驱动模块204的输出端的开关驱动信号、调制信号发生电路202的输出端的调制信号中的任一个作为自适应频率的第三时钟信号CLK3。

如上所述，在控制电路的时钟信号发生电路201中，选择模块213选择第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3之一，作为工作时钟信号CLK。具体地，选择模块213将第一时钟信号CLK1和第三时钟信号CLK3相比较，选择二者中的频率较小者作为工作时钟信号CLK，以及在第三时钟信号CLK3的频率小于第二频率时，选择第二时钟信号CLK2作为工作时钟信号CLK。

在功率变换器的输出电压VO远小于输入电压VIN时，即输出电压与输入电压的比值较小，系统需求工作占空比较小时，该工作时钟信号CLK为第一频率的第一时钟信号CLK1。在功率变换器的输出电压接近输入电压时，即需求工作占空比较大时，该工作时钟信号CLK为自适应频率的第三时钟信号CLK3。该工作时钟信号CLK的频率最小值限制为第二频率，即在第三时钟信号CLK3的频率小于第二频率时，该工作时钟信号CLK为第二频率的第二时钟信号CLK2。应该注意，在时钟信号发生电路201选择第三时钟信号CLK3作为工作时钟信号CLK的情形下，该工作时钟信号的频率根据输出电压和输入电压的比值变化而变化。

在上述从第一频率的第一时钟信号CLK1切换成自适应频率的第三时钟信号CLK3的过程中，随着功率变换器的输出电压VO接近输入电压Vin，即输出电压与输入电压的比值逐渐增大时，外围电感L1的电流上升的斜率变小，方波信号VSENSE上升的斜率也变小，方波信号VSENSE达到误差信号VEAO的时间一定会大于第一时钟信号CLK1的最大占空比时间，该功率变换器的控制电路就开始自适应降频。在工作于自适应频率时，随着功率变换器的输出电压VO与输入电压Vin的不断接近，工作时钟信号CLK的频率由第三时钟信号CLK3的自适应频率(与功率变换器的输出电压相关)决定。在两信号未触碰期间上开关管N1一直导通，输出电流持续增大，直到方波信号VSENSE触碰误差信号VEAO，从而调制信号PWM翻转使开关驱动信号UG_FB变高。工作时钟信号CLK的频率由系统环路自适应调节最终确定(如图中间隔较宽的虚线所示的部分)，即工作于自适应频率CLK3。

当功率变换器的输出电压VO接近输入电压Vin相差很小时，即占空比接近100％时，方波信号VSENSE触碰误差VEAO的时间长于第二时钟信号CLK2计时的时间，即使此时调制信号PWM仍未翻转，但振荡器212的第二时钟信号CLK2边沿会强行翻转CLK，关断上开关管N1，系统的工作频率被限制在第二时钟信号CLK2的第二频率(如图中间隔较窄的虚线所示的部分)，即工作于第二频率CLK2，使系统工作的占空比不会到达100％。

在该功率变换器中，通过三个时钟信号的共同控制，控制电路的工作时钟信号的频率可以在振荡器211的第一频率和振荡器212的第二频率之间，根据功率变换器的输出电压而自适应调节，从而降低系统的工作频率，提升系统工作占空比。

图6示出根据本实用新型第二实施例的功率变换器的示意性电路图。该功率变换器300是图2的框图实例化的电路结构。该功率变换器300的功率级305包括NMOS晶体管，并且还包括自举模块307。

该功率变换器300包括控制电路和主电路。控制电路包括时钟信号发生电路301、调制信号发生电路302、逻辑模块303、驱动模块304。主电路包括功率级305、外围电路306以及自举模块307。在上文结合图2、图3和图4已经详细描述的模块及其连接关系，此处不再赘述。下文仅描述不同之处。

本实施例与第一实施例的电路结构基本相同，不同之处在于第三时钟信号CLK3的采样位置不同，本实施例中的第三时钟信号CLK3的采样位置位于逻辑模块303的输出端处。

如图所示，时钟信号发生电路301中的选择模块包括级联的或非门G1和或非门G2。或非门G1的两个输入端分别接收第二时钟信号CLK2与第三时钟信号CLK3。第三时钟信号CLK3例如是逻辑模块303的输出端的开关控制信号US_FB。或非门G2的两个输入端分别连接至或非门G1的输出端和接收第一时钟信号CLK1。三个时钟信号经过两个或非门的逻辑处理后生成工作时钟信号CLK。

图7示出根据本实用新型第三实施例的功率变换器的示意性电路图。该功率变换器400是图2的框图实例化的电路结构。

该功率变换器400包括控制电路和主电路。控制电路包括时钟信号发生电路401、调制信号发生电路402、逻辑模块403、驱动模块404。主电路包括功率级405、外围电路406。在上文结合图2、图3和图4已经详细描述的模块及其连接关系，此处不再赘述。下文仅描述不同之处。

本实施例与第一实施例的电路结构基本相同，不同之处在于该功率变换器400的功率级405包括PMOS晶体管，因而无需自举模块。

本实施例的功率变换器可以达到的最大占空比不再受自举电容电荷刷新时间的限制，仅需考虑驱动传输延时及开关过程中的损耗，上开关管P1的最小关断时间可以做到更小，故系统最大占空比可做到更大。

图8示出根据本实用新型第四实施例的功率变换器的示意性电路图。该功率变换器500是图2的框图实例化的电路结构。该功率变换器500的功率级505包括NMOS晶体管，并且还包括自举模块507。

该功率变换器500包括控制电路和主电路。控制电路包括时钟信号发生电路501、调制信号发生电路502、逻辑模块503、驱动模块504。主电路包括功率级505、外围电路506以及自举模块507。在上文结合图2、图3和图4已经详细描述的模块及其连接关系，此处不再赘述。下文仅描述不同之处。

本实施例与第一实施例的电路结构基本相同，不同之处在于功率级505的电路结构和第三时钟信号CLK3的采样位置不同。本实施例中的功率级505包括主关管N1和二极管D2，二极管D2用于在主开关管N1断开期间提供电流路径，对应的，驱动模块504只包含第一驱动模块。第三时钟信号CLK3的采样位置位于逻辑模块503的输出端处。

如图所示，时钟信号发生电路501中的选择模块包括级联的或非门G1和或非门G2。或非门G1的两个输入端分别接收第二时钟信号CLK2与第三时钟信号CLK3。第三时钟信号CLK3例如是逻辑模块503的输出端的开关控制信号US_FB。或非门G2的两个输入端分别连接至或非门G1的输出端和接收第一时钟信号CLK1。三个时钟信号经过两个或非门的逻辑处理后生成工作时钟信号CLK。

上述所有实施例仅为本实用新型的功率变换器的一些典型的应用及变形，但本实用新型的功率变换器的实施方式不限于此。

上述实施例仅为举例，本实用新型的根本做法在于提出了一种能自适应提高BUCK转换器最大工作占空比的降频电路，与传统PWM调制的BUCK变换器对比，本实用新型可以提高系统工作的最大占空比，主要是通过自适应的调整时钟信号的占空比，延长上开关管的导通时间，从而增大系统工作的占空比，可以适用于驱动双NMOSFET带自举模块的BUCK变换器，满足其大占空比工作的应用。

优选地，本实用新型的降频范围限制灵活可调，可使系统的工作频率不在音频范围内，也可不受限制实现更大占空比工作，具有很高的可行性。

本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型的保护范围应当以本实用新型权利要求所界定的范围为准。