二进制随机时间到数字转换器及方法与流程

本公开概括而言涉及用于将时间转换到数字值的方法和装置，更具体而言涉及用于将两个信号之间的时间差确定为数字值的方法和装置。

背景技术：

时间到数字转换器(time-to-digitalconverter，tdc)被用在大多数数字锁相环体系结构中来量化两个信号之间的相位距离，这两个信号是高频本地振荡器信号(通常由压控振荡器(voltagecontrolledoscillator，vco)产生)和较低频的参考时钟信号(几乎总是来自基于晶体的振荡器的信号)。转换器中的量化误差向该过程中引入与量化误差成正比的噪声。最小化量化误差对于获得较低的带内相位噪声是重要的。关于此的一个良好的经验法则是量化分辨率应当低于参考(ref)时钟信号的近载波相位噪声电平。另一方面，量化器(或tdc)应当具有充分大的动态范围，该动态范围在最低要求vco输出频率下应当延长到大于一个周期(当然是在任何过程和任何环境变动上)。

在业界由于其相对简单性而被采用的一种简单方案是对闪速tdc(flash-tdc)的使用，其利用数目上等于量化电平的数目的若干个采样元件。对于具有大动态范围和精细分辨率(这是遵守未来无线无线电标准所要求的)的系统，要求一大套组的采样元件。从器件占据的大芯片面积到器件的高峰值功率消耗剖面不等的大量设计问题经常根源于对大套组的使用。这种大采样套组器件由于其功率消耗而产生电流尖峰。电流尖峰尤其难以容适和掩蔽，例如难以限制尖峰在供电电压中引入重大变化。正是由于该原因，tdc采样操作的特征在整个集成电路各处都被以烦扰发送链和接收链两者的杂散信号的形式明显感受到。

在文献中已经给出了增大采样套组的大小以获得增大的动态范围的两种替换方案。第一种方案实现了元件再利用的想法，将tdc的线性延迟线变成环——因此其名称是环状tdc((r)ing-tdc)。环状tdc就定时方案和解码机制而言设计起来是尤其麻烦的，再加上其具有更高的1/f噪声内容，但环状tdc确实允许了就采样套组大小而言的相当大的节省。第二种方案引入了相位预测的想法，就此而言，vco信号的边缘通过预测被局部化并且被与参考信号的经适当延迟的复本并置。然而此方案对于预测质量是敏感的并且要求麻烦的校准从而抵消掉每个tdc固有的集成非线性。

附图说明

图1是到随机闪速时间到数字转换器的供电电流的功率谱密度曲线与到二进制随机时间到数字转换器的供电电流的功率谱密度曲线相比较的图示；

图2是四级二进制随机时间到数字转换器的功能框图；

图3是可用于图2的二进制随机时间到数字转换器中的采样级的功能框图；

图4是示出图3的随机时间到数字转换器的采样级的信号的时序图，其中信号产生采样级做出的明确判决；

图5是示出图3的随机时间到数字转换器的采样级的信号的时序图，其中信号产生级的随机数据；

图6是示出多级二进制随机时间到数字转换器的信号的时序图，在该示例中包括七个级；

图7是二进制随机时间到数字转换器的预处理步骤的流程图；

图8是用于可能的编码器植入的步骤的流程图；并且

图9是示出二进制随机时间到数字转换器设备的输出与时间到数字转换器设备的理论值相比较的图示。

具体实施方式

在本说明书中，描述了一种时间到数字转换器，其可被称为二进制随机时间到数字转换器。

二进制随机时间到数字转换器的主要操作原理是执行逐次逼近以缩窄两个相应信号的转变边缘(从上到下的转变或者从下到上的转变)之间的距离(或者更具体而言是时间)。这两个信号被提供给多级转换器。转换器的第一级确定两个信号中的哪个信号具有更早的转变边缘。该级向具有更早的转变边缘的信号(该信号也被称为具有优先序的信号)施加延迟。两个信号都被输出到随后的下一级。输出信号包括该级已向其施加了延迟的已被确定为具有优先序的信号，和没有延迟的另一信号。

仅向两个信号中较早的一者施加的延迟或者将使两个信号的信号边缘更靠近彼此，或者将颠倒信号边缘的顺序，从而使得先前具有较早边缘的信号现在由于施加的延迟而具有较晚的边缘。

下一级接收这两个信号，其中一者已被前一级延迟。该下一级确定两个信号中哪个信号具有优先序，换言之哪个信号具有更早发生的信号边缘。对优先序的确定可确定与前一级相同的信号较早，或者如果延迟导致信号顺序被颠倒的话，则可确定另一信号较早。一旦在这个级确定了哪个信号具有较早的边缘，就由此级向具有较早边缘的信号施加延迟。此级施加的延迟是前一级施加的延迟的一半。

在多级转换器的每个随后的级，确定哪个信号具有较早的转变边缘。向由各个级确定的具有较早边缘的信号添加延迟。在该序列中的每一级，延迟被减半。通过在每一级施加是前一级施加的延迟的一半的延迟，信号边缘收敛。

边缘优先序确定被每一级输出，并且用于生成指示提供给转换器的信号之间的时间差的值。由于每一级将被考查的间隔减半，所以级的输出可用于生成二进制值，其最高有效比特来自于第一级，最低有效比特来自于序列中的最末级，并且其间的比特由第一级和最末级之间的各个级生成。例如，七级转换器可生成指示时间差的七比特二进制值。

在图示的示例中，在多级转换器中可提供四个级。在另一图示的示例中，可提供七级转换器。多级转换器的其他示例可具有五个级、八个级、九个级或者某个其他数目的级。

在某些示例中，要被多级转换器考查的两个信号可包括参考(ref)信号和压控振荡器(vco)信号。例如，转换器可确定参考信号的采样边缘和vco(压控振荡器)信号的一个转变边缘之间的时间差。二进制随机时间到数字转换器也可用于测量其他信号之间的时间差。二进制随机时间到数字转换器所考查的信号可以是重复信号或非重复信号。

由于时间只在一个方向上移动并且信号只能被延迟而不能被提前，所以每一级向具有较早发生的边缘的信号添加其延迟。通过使每个后续级施加的延迟逐渐变小，每一级考查越来越小的时间差。其效果是在每个相继级考查越来越小的间隔。

在某些实施例中，延迟被相继二进制缩放。换言之，每个延迟可以是前一级所施加的延迟的一半。每一级的确定可作为表示测量到的差别的二进制数中的一比特来提供。延迟被施加在较早发生的边缘上，以使得最终距离被约束到最小延迟内。后续级可最多量化由当前级引入的延迟(后续级处的延迟的总和比当前级处的延迟小一个lsb(最低有效比特)——这恰好是转换器的二进制性质。

在每一级做出的关于哪个信号具有优先序的判决根据某些方面是由两个信号被提供到的级内的采样元件的套组提供的。套组中的每个采样元件做出关于哪个信号更早转变的确定。如果信号转变之间的时间差相对较大，则套组中的所有采样元件将具有相同结果。如果时间差较小，则采样元件可产生不同的结果。同一套组内的一些采样元件将比其他采样元件更快地处理信号，而一些采样元件处理起信号来是更慢的。处理时间的差别可导致不同采样元件的不同设立时间。采样元件的套组因此限定了由更快采样元件产生的结果和由更慢采样元件产生的结果之间的时间跨度。这个时间跨度可被称为套组采样时间跨度。如果所寻求的信号转变落在套组采样时间跨度内，则更快采样元件将在信号转变发生之前读取信号并且给出一个结果，而更慢采样元件将在转变之后读取信号，给出不同的结果。当这种情况发生时，从套组内的采样元件提供不同的输出。当某个级的套组元件由于不同的处理时间而产生不同的结果时，该级的结果可被称为随机结果。套组采样时间跨度也可被称为套组的采样时刻。套组内的采样元件的响应时间的差异可被称为采样时刻的自然随机散布。

套组内的每个采样元件的输出可被认为是选票。当套组的输出是随机的，套组内的不同元件关于哪个信号具有更早的转变边缘将具有不同的选票。可计算级中的采样元件的选票的多数。选票的多数被用于确定哪个信号要接收由该级施加的延迟来发送到随后的级。

每一级提供指出由该级确定的哪个信号具有更早的转变边缘的输出。在某些方面中，一些或全部采样元件的选票被作为该级的输出提供。在选票在采样元件之间不同的情况下，换言之，在级的结果是随机的情况下，来自该级的输出可以是选票的多数或者可被认为是由选票表示的分数、比例或其他部分值。例如，2-5选票可被认为与3-4选票或5-2选票不同。将在本文档中稍后描述对离群者(outlier)选票的处置。

级的采样套组在该套组内可具有多个采样元件，例如在某些方面中可提供九个采样元件。其他数目的采样元件当然是可能的。奇数的采样元件在接近选票的情况下提供平局打破，虽然这不是在每个实例中都必需的。

采样套组可具有比该套组的其他采样元件操作得快得多或慢得多的一个或多个采样元件成员。来自这些采样元件的结果可始终与套组内的其他元件的结果不一致。这些采样元件可被认为是离群者。根据某些方面，被确定为是离群者的采样元件的结果在选票中可被丢弃。比套组中的其他元件具有更慢响应的离群者采样元件可能比更快的离群者是更常见的。

套组中的采样元件减去已作为离群者被丢弃的任何元件的结果被收集，并且通过多数选票来决定转变边缘优先序。多数选票确定哪个信号被该级延迟。采用解码器来将记录的信息(每一级做出的判决)投射成表征两个预选择的信号边缘之间的时间距离的数字代码。

与已知的转换器相比，二进制随机时间到数字转换器提供若干个优点。例如，与已知转换器相比要求更小的采样套组。在某些方面中，二进制随机时间到数字转换器与已知转换器相比使用的采样元件几乎少一个量级。更少的采样元件意味着对于转换器要求的芯片的面积更小。更少采样元件还意味着更低的峰值电流消耗。更低的电流消耗还意味着转换器对供电电源的影响更小并且因此在发送器信号链中更少出现杂散信号电平。

转到附图，图1是供电电流对频率的图示10。第一迹线12示出了随机闪速时间到数字转换器的供电电流的功率谱密度。为清晰起见，标号12指示沿着迹线12的多个位置。同样由标号14的若干个实例指示的第二迹线14将二进制随机时间到数字转换器的示例的供电电流的功率谱密度与闪速时间到数字转换器的供电电流的功率谱密度并置。图示10示出了在二进制随机时间到数字转换器的两个wi-fi频带(2.4和5.8ghz)上的杂散信号内容都比随机闪速时间到数字转换器低至少15db。

如果想要例如通过将信号电平增大到超过杂散噪声电平来相对于图10中所示的示例增大转换器的动态范围，则这在本方面中可易于实现。例如，转换器的动态范围的二倍增大将只要求向转换器添加一个或多个级。在使用基于闪速的体系结构的已知转换器中，动态范围的两倍增大要求转换器中使用的采样元件的数目两倍增大。

二进制随机时间到数字转换器的另一个优点是使用更简单的解码器逻辑。在二进制随机时间到数字转换器中，定义和满足数字定时约束是相对简单的。还有一个优点是二进制随机时间到数字转换器既适合于无分频器的锁相环(phaselockedloop，pll)系统也适合于基于分频器的pll系统。

参考图2，二进制随机时间到数字转换器20的示例包括四个采样级22、24、26和28。转换器20被提供以参考信号30和例如来自压控振荡器(vco)的振荡器信号32。每一级22、24、26和28的任务是通过向边缘发生得更早的信号施加二进制缩放延迟来使得参考信号30的采样边缘更靠近vco信号32的期望边缘。该延迟被称为二进制缩放延迟是因为每个接连的级施加前一级施加的延迟的一半。

图2描绘了一般化采样级，例如级22，其具有参考信号输入34(在图中标注为ref_i)、参考信号输出36(标注为ref_o)、振荡器信号输入38(标注为vco_i)、振荡器信号输出40(标注为vco_o)、错误边缘检测器输出42(标注为we)和级值输出44(标注为q[8:0])。第一采样级22被标注为级3，第二级被标注为级2，第三级被标注为级1，并且第四级被标注为级0。级的标注指示提供给编码器46的信息的最高有效比特(msb)到最低有效比特(lsb)。参考信号30和振荡器信号32可被称为时钟信号。第一级22(级3)在输出36处输出经处理的参考信号ref[3]并且在输出40处输出经处理的振荡器信号vco[3]。经处理的参考信号ref[3]和经处理的振荡器信号vco[3]被提供到下一级24的相应输入。两个时钟信号被转发经过每个第n级。

与第一级22类似，第二级具有标注为ref_i的参考信号输入、标注为ref_o的参考信号输出、标注为vco_i的振荡器信号输入、标注为vco_o的振荡器信号输出和标注为q[8:0]的级输出。与第一级22不同，采样级24不需要具有错误边缘输出we。每个后续级26和28具有与第二级相同的输入和输出。根据需要，可添加或去除另外的级。最终级没有随后的级，因此最终级的参考和振荡器输出没有连接到后续级，并且不需要被提供。

每一级的级输出值q[8:0]和第一级的错误边缘值we被提供到编码器46，编码器46在输出48上生成图中标注为edge的编码输出信号。图示的示例示出了具有四个级的转换器。如上所述，更多或更少级是可能的并且在本改进的范围内。

转到图3，详细示出了级50。多级二进制随机时间到数字转换器的每一级可具有类似的配置，只不过只有第一级使用错误边缘检测器并且后续级不需要具有错误边缘检测器。图示的示例级50包括标注为ref_i的参考信号输入52和标注为vco_i的振荡器信号输入54。级50包括套组中的多个采样元件56。采样元件56可包括逻辑元件，例如d型触发器，其中参考信号ref充当逻辑元件的ck输入处的采样信号并且振荡器信号vco被视为d输入处的采样数据。在转换器的操作的示例中，逻辑元件或触发器在时钟信号的上升转变处采样，这可为该级提供参考时刻。级50中的逻辑元件或触发器56的每一者在其各自的输出q处产生输出值，该输出值将被表示为输出q[k]，其中k指示该逻辑元件在套组中的编号。每个触发器56的输出被作为该级的输出提供到图2的编码器46。编码器46生成量化参考时刻和vco信号的下降边缘之间的时间距离的值。采样元件触发器56的输出可保存对于实现精细量化很重要的随机信息。

在图示的示例中，每一级50具有九个触发器或逻辑元件56，分别标注为0–8。级内的其他数目的逻辑元件也是可能的，包括在不同的级中有不同数目的逻辑元件。级的触发器或逻辑元件的数目可被表示为sff。被指定为q[8:0]的九个逻辑元件输出58如60处所指示地被处理以确定多个选票的多数统治原则。多数统治原则用于确定在每一级结束时将施加延迟复用器的哪个延迟。在d触发器56正在处理信号以确定优先序的同时，级50包括等待元件62来延迟未处理的参考信号，以及等待元件64来延迟未处理的振荡器信号。

延迟元件66连接在等待元件62的输出处以在参考信号被确定为具有更早边缘的情况下向参考信号施加二进制缩放时间延迟。为其中提供了延迟元件的序列中的每一级设置由延迟元件66施加的延迟时间的量。更长的延迟时间被用于序列中的更早级中并且更短的延迟时间被用于更晚的级中。未延迟参考信号线绕过延迟元件66，并且未延迟参考信号线和延迟66的输出都被提供到数据选择器或复用器70。d触发器56选票的多数统治计算60的结果被提供到数据选择器或复用器70的控制输入。多数选票确定是来自延迟元件66的延迟参考信号还是来自未延迟参考信号线的未延迟参考信号被作为级50的参考输出74通过复用器70发送。等待元件62将参考信号延迟足够长的时间，足以使得触发器采样元件56完成其确定并且对多数选票的计算60已被完成并且被复用器70接收。为了本公开的目的而言，未延迟参考信号指的是没有二进制缩放延迟66的信号。由等待元件62延迟的参考信号可被认为是未延迟信号。

类似地，在等待元件64之后，振荡器信号被二进制缩放延迟元件68延迟。延迟元件68在某些方面中对于相应的级50施加与延迟元件66相同的延迟时间。未延迟振荡器信号线绕过延迟元件68。延迟地和未延迟的振荡器信号都被提供到数据选择器或复用器72。数据选择器或复用器72的控制输入连接到多数统治60的输出，这确定了是二进制缩放延迟的振荡器信号还是未延迟的振荡器信号被复用器发送以被提供作为级50的振荡器输出76。与上文类似，等待元件64延迟振荡器信号，直到触发器元件和选票完成并且复用器72准备就绪为止。

用于参考信号的延迟元件66连接到复用器70的“1”输入，而用于振荡器信号的延迟元件68连接到复用器72的“0”输入。结果是或者延迟的参考信号和未延迟的振荡器信号将被从级50输出，或者未延迟的参考信号和延迟的振荡器信号将被从级50输出。例如，如果多数统治输出是“1”，则已被延迟元件66延迟的参考信号被复用器70输出到输出74。“1”多数统治输出将使得复用器72将未延迟振荡器信号传递到输出76。多数统治60的“0”输出将具有相反的结果，输出被延迟元件68延迟的振荡器信号和未延迟的参考信号。

取决于哪个信号，是参考信号还是振荡器信号，被发现具有更早的转变边缘，延迟元件66或68的延迟被施加到该更早的信号并且具有更晚转变的信号不被该级延迟。如果级50是第二或后续级，则参考信号或者振荡器信号已被一个或多个先前级延迟，或者在一些情况下两个信号可能都已被先前级中的不同者延迟。每一级的延迟元件66和68施加延迟时长，该延迟时长是前一级施加的延迟时长的一半。在两个信号中的更早者被延迟达延迟元件66和68的时长的情况下，参考信号输出74和振荡器信号输出76被施加到下一级，如果有下一级的话。其效果是每一级将为信号而转变考查的间隔减半。不具有所寻求的信号转变的一半间隔被后续级丢弃。一旦一半间隔被确定为不具有信号转变，就不再花费更多能量，也不使用电路元件来考查该一半间隔。

每一级被用于确定一个信号相对于另一信号的优先序。一旦确立了优先序，该级就施加可做出以下事项之一的延迟：减小两个边缘之间的时间距离或者颠倒优先序。在第二种情况下，转换器的二进制性质保证了后续级将最小化该距离。

如果级50是二进制随机时间到数字转换器中的第一级，则级50包括错误边缘检测器78，其被连接来接收振荡器信号54并且在检测到错误边缘的情况下提供错误边缘信号we。在该示例中，振荡器信号的下降边缘是所寻求的信号边缘。错误边缘检测器78确定是检测到下降边缘还是上升边缘并且为上升信号边缘提供错误边缘信号。

每当ref信号的采样边缘或参考时刻和vco振荡器信号的两个边缘的任何一者之间的距离(时间)较大时，级50进行的判决就是明确的，因为所有的触发器或逻辑元件56将会对相同数据(无论是值“0”还是“1”)进行采样并且在输出信号中没有亚稳态。重要的是要注意，逻辑元件56对振荡器信号54的任何边缘进行采样，而不只是期望的下降边缘。错误边缘检测器78提供关于哪个边缘被检测到的信息。在图3中描绘了采样情形的示例(对于“0”和“1”vco状态两者)。

多个逻辑元件56的多数统治确定由函数bit[n]指示，该函数bit[n]表示第n级处的触发器的输出的总和，其被示为bit[n]＝σq[k]。如果在上述示例中所有的触发器56都对“1”进行采样并且求和函数bit[n]＝9，则这意味着振荡器信号vco54的期望下降边缘在时间上发生地晚于参考信号ref52的采样边缘。实际上，输出不取决于采样边缘本身的位置，而是取决于采样边缘相对于由构成该级的采样群组的触发器56的最小和最大设立时间所限定的时间带的位置，该时间带在上文中被称为套组采样时间跨度，并且从最小设立时间ts,min延伸到最大设立时间ts,max。如果下降边缘在所有触发器，甚至是具有最长设立时间的那些，都已达到设立条件之后发生，则触发器将全都一致。

设立时间ts(其跨越设立时间–最小和最大)不是由转变触发的(不是信号转变的结果)，而是一个要求。在九个触发器之中，可能有一触发器在采样边缘(ref转变)之前要求数据稳定非常长的时间——此时间被表示为ts,max。也可能有一触发器，其对ref转变之前直到ts,min为止的数据值的变化敏感，因此没有信号触发设立时间——此时间表示触发器结构所要求的稳定数据保护带。我们可以说触发器对发生得太靠近采样边缘(ref信号的上升)——在要求的设立时间之后——的任何数据变化不敏感。

在该示例中，为了缩短两个时钟信号边缘之间的距离，参考信号ref必须被延迟。由于所有的触发器都选票了“1”(全体一致)，因此参考信号分支或更低分支中的复用器70将通过延迟元件66在参考信号或ref信号上引入额外的延迟，并且因此输出vco_o和ref_o将具有时间上更接近地发生的期望边缘。向参考信号添加延迟不一定保持期望的信号边缘的顺序。在被级考查时发生得更早的信号边缘可能仍发生得更早或者可能由于该级所添加的延迟而发生得更晚。

重要的是要注意，触发器进行的采样处理本身，以及判决处理(对触发器的选票进行计数)，是花时间的。这意味着被考虑的边缘必须被延迟以使得它们比来自多数统治60的判决更晚地到达各个复用器70和72——因此，引入等待元件62和64的额外“等待”时间。等待元件62和64将信号至少延迟采样处理和选票计数时间的总和。与延迟元件不同，等待元件延迟不随着等待元件被设在哪个级中而变化，而延迟元件在序列中的每一级处被缩放到越来越小的延迟。

在某些方面中，等待元件可将信号延迟得更多。等待元件延迟包括以下时间：1)触发器对其已采样的进行处理所花的时间，2)计算多数选票所花的时间，以及3)多数判决传播到复用器的控制所花的时间。但由于延迟只能操作于(相对于操作复用器的控制信号)发生在未来的边缘而不能操作于过去已经发生的任何边缘，所以等待时间也必须延迟边缘，这些边缘可能与即将被施加在其上的延迟被提前(提前到过去)得一样多。因此在施加选择性延迟之前，边缘必须被推进到未来(相对于这个复用器控制信号)。在替换的实现方式中，等待元件可具有与最长要求延迟相同的长度。延迟可以是以上列出的三个延迟加上第一级的延迟。另一替换是根据等待元件所在的级来缩放等待元件。这将推动随着级缩放的延迟。

现在让我们转到更复杂的情况，其中振荡器信号vco的所寻求的边缘与参考信号ref的采样边缘邻近地到达采样元件56。采样套组56中的具有较短设立时间的触发器将已经完成了其设立并且将在振荡器信号边缘到达之前检查信号值，但同一采样套组56中的具有较长设立时间的触发器在信号边缘到达时将尚未完成其设立并且只会在信号边缘已过去并且已改变了所寻求的信号的值之后才准备好测量信号值。同一采样套组56中的触发器将在同一信号边缘上不同地选票，从而创建随机数据。

在图4中描绘了这种情形的示例。图4中的信号表示在到触发器束的输入处的两种可能状态。在明确判决情况中，vco的转变或者出现在最慢触发器(具有最长设立时间的触发器)的要求设立时间之前，在此情况下所有的触发器获得新的vco数据(在示出的情况中是0)，或者vco的转变发生在最快触发器(具有最小设立时间要求的那个)的要求设立时间之后——在此情况下，触发器将全都不能够对新数据采样并且全都将采样“1”——因此这个采样事件的结果将变为9(假定采用总共9个ff)。具体地，直到边缘84为止参考信号80(标注为ref)是低电平82，或者说“0”，在此之后参考信号80将处于高电平86，或者说“1”。对于被标注为vco的振荡器信号88示出了两个可能性。第一个可能性是振荡器信号88的下降边缘90发生在时间ts,max92之前。振荡器信号在触发器元件感测参考信号边缘84的最长设立时间过去时将为低或者处于“0”，导致标注为bit[n]的选票信号94指示“0”，如标注为td的确定时间98之后的96处所示。时间td指示触发器的延迟时间，即使得采样的数据在触发器的输出处稳定所花的时间。当然，与设立时间完全一样，其不需要在触发器之间是相等的，因此td可表示束中的最长延迟。

如果参考信号80在标注为ts,min的最小设立时间102之后的边缘100处从高转变到低，则边缘100将太靠近边缘84，以至于采样触发器在边缘84之前还没有完成其设立时间。触发器仍将认为振荡器信号是高或“1”。在确定时间td之后，bit[n]信号将示出所有九个触发器处于“1”，如104处所示。

参考信号80在转变边缘84处从低电平82转变到高电平86，该转变边缘84在时间段ts,max到ts,min的结束处示出。在该级的输入处的转变边缘84可更早发生。图示的转变边缘84表示逻辑元件在完成设立时间之后何时考虑转变边缘。

如果振荡器的下行转变边缘在时间段ts,max到ts,min期间发生，则触发器中的一些将读取一个值并且一些将读取另一个值。采样套组56中将会检测到转变的信号并且切换到“0”的触发器的数目将取决于参考信号的下行转变在时间段ts,max到ts,min中到达得多晚。该级的确定可被认为是由多数统治规则确定的采样元件的选票。可替代地，选票可充当测量间隔的更精细划分。例如，对于九个采样元件，两个元件对“0”选票可被认为是转变边缘已发生在被考查的间隔的2/9处。

随着信号经过每一级并且测量间隔变得越来越小，所寻求的转变边缘将朝着彼此收敛并且一般最终将落在时间段ts,max到ts,min内，产生级的随机数据，尤其如果提供了大量的级则更是如此。这对于一些信号可发生在较早级并且对于其他信号可发生在较晚级。

一般而言，级中随机数据的出现可构成转换器的逐次逼近的结束。可不需要来自后续级的信息。在编码(处理选票以形成代码)时，这里创建的随机数据将被转化成细栅格并且来自后续级的数据被无效。参见下文对编码器操作的详细说明。

必须考虑几个特殊情况。在群组或套组内可能有一个或少数几个离群采样器。离群者将是与群组的其余触发器具有显著不同的设立时间的触发器。在此情况下，这些触发器将与群组相背地(不同地)进行选票，但是边缘实际上仍相当遥远。任何离群者的选票将被多数统治原则推翻，从而多数将提供关于边缘传播的时间的正确判决。对于此实例，通过用包括离群者的采样套组的采样创建的随机数据必须被丢弃。这可通过为采样套组设置编码阈值来容易地实现。例如，只有拥有九个采样元件级的2到8个相似选票的情况将被认为是具有随机数据，从而使在后续级做出的判决无效。本质上，离群者被丢弃。

采样元件之间的更麻烦种类的不一致是由亚稳态引起的。由于边缘与彼此的邻近，触发器中的一个或多个在该触发器的选票需要被计数时可能还没有得出结论(其输出仍在数字电平之间)。数字“0”和“1”值之间的触发器输出被称为亚稳态。在此情况下，多数统治原则推翻亚稳态输出并且在为延迟的施加确定优先序时提供该级的结果。当然，到解码器需要对级的输出进行操作时，亚稳态将早就结束了，并且触发器输出的值稳定在1或0，因此解码器逻辑将不会被非数字值污染。再一次，将像之前那样对关于是否视为随机数据的判决进行阈值处理。

到振荡器信号vco和参考信号ref边缘到达最末级时，两个边缘之间的距离被最小化到低于最小延迟(由倒数第二级引入的延迟，其中n＝1)。因此，最末级(n＝0)只拥有采样套组——该采样套组可被设计为至少覆盖该最小延迟的时间跨度。因此，最末级的数据将总是被视为随机的。

转到图5，参考信号110具有转变边缘112。振荡器信号114具有在时间范围ts,max到ts,min内发生的转变边缘。在第一示例中，转变边缘116接近时间范围的ts,max端，导致大多数触发器将信号处理为“0”，如122处所示。如果振荡器转变接近时间范围的ts,min端，则大多数采样元件将输出“1”，如124处所示。如果信号转变120发生在该时间范围的中间，则采样元件中的至少一些的输出可处于中间值，或者说亚稳定值，如126处所示。

图6中的示图示出了7级二进制随机时间到数字转换器的示范性时序图130。第一组信号132是表示为[6]的第一级的振荡器信号vco[6]、参考信号ref[6]、和输出信号bit[6]。第二组信号134是表示为[5]的第二级的振荡器信号vco[5]、参考信号ref[5]和输出信号bit[5]。对于第三级[4]138、第四级[3]140、第五级[2]142、第六级[1]144和第七级[0]146提供了类似的信号集合。

我们可以看出到信号集合140中的级n＝2(该区域被圈出)，ref的上升边缘和vco的下降边缘之间的距离已变得充分小，使得bit[2]变得既不同于0也不同于9并且因此拥有随机数据。

要解决的还有一个问题是错误边缘邻近的问题。该问题根源于以下事实：当采样套组56投出的选票遵守随机数据的定义时(如上所述)，不可能推断出采样套组是已经遇到了期望的边缘(在以上示例中是下降边缘)还是遇到了另一边缘(上升边缘)。另外，由于可能的亚稳态，在后续级中累积的数据可能是错误的，并且不能够被用于决定是感测到了下降边缘还是上升边缘。时间到数字转换器的预期输出将取决于是遇到了上升边缘还是下降边缘而不同。对此问题的可能的缓解策略如下：

首先，通过使第一延迟小于振荡器信号vco周期的最小部分，错误边缘问题可被约束到第一级。振荡器信号可具有百分之50的占空比，具有相等长度的“0”和“1”值，或者可具有某种其他的占空比，具有更长的高值或低值。高和低不被假定为相等大小，实际占空比可不同于50％。这仍将有助于完全充足的动态范围，因为此情况中的延迟的总和将相当于几乎一个完整周期并且因为延迟可被施加在参考信号ref或者振荡器信号vco上。实际动态范围几乎是完整周期的两倍(-t_vco,+t_vco)。如果错误的振荡器信号vco边缘接近参考信号ref采样边缘但不足以引起随机数据，则其将被一个延迟撞开，该延迟如此大以至于正确的边缘变成最靠近的，从而该情形将永不会自行重复并且期望的边缘之间的距离的收敛将变得如上所述。

如果错误边缘接近到足以创建随机数据，则随后级做出的剩余判决是无价值的。如果设备向此情形指派维持单调性的代码，则时间到数字转换器仍可提供正确操作。例如，如果正确边缘的邻近导致输出代码接近0，则错误代码的情形必须被给予在代码范围的最高或最低边缘处的值。指派给不同时间距离的代码将不会被保持连续，但将不可避免地保持单调。通过无论如何都可执行来去掉固有非线性性的校准，可对引入的非线性性进行补偿。简单边缘检测器78在这里可用于发信号通知级是否遇到了错误边缘。此信息可被用作解码器预处理以便迫使所得到的代码成为正确的值。

在图7中示出了可能的预处理方案。

在图7的流程图中示出了编码器的实现方式。过程的开始150之后是判决152，其确定是否检测到错误边缘(we)并且(&&＝逻辑与)逻辑触发器进行的结果选票(bit[n-1])是否具有0到随机触发器(sff)之间的值。如果离群者触发器值出现在选票中，则通过对n-1选票计数来丢弃它。如果判决为假，则该过程结束于154。如果判决152为真，则用于第一级(n＝1)的步骤156设置值bit[q]＝sff–bit[n-1]。在步骤158，做出该过程是否在最末级的确定。如果是，则过程结束于步骤162。如果否，则步骤160查看选票值bit[n]＝sff以确定选票是否是随机的。在步骤162，过程前进到下一级，设置n＝n+1并且过程返回到判决158。这样，每一级被考查以确定用于该级的逻辑元件是否是随机的，并且如果是则过程被停止。

图8示出了针对6比特时间到数字转换器的参考信号ref采样边缘和振荡器信号vco下降边缘之间的不同距离的，编码器的输出。套组延迟判决被映射到整数，并且随机状态被表示为分数。具体地，步骤170设置初始值。在判决172，如果过程已向下计数到最末级，其中n＝0，则过程在174结束。如果不在最末级，则步骤176确定逻辑元件输出是否是随机的。如果否，则步骤178查看选票以确定其是否是多数。如果否，则执行步骤182，并且在184递增n的值，并且过程返回到步骤172。如果178处的判决为真，则执行过程180并且在184处递增n的值，然后返回到步骤172。

如果176处的判决为真，表明逻辑门是随机的，则执行过程186以应用阈值th，执行过程188，执行过程190，然后过程结束于192。本领域技术人员将会从给出的数学运算理解到在每一级向更早的信号添加前一延迟一半的延迟。

图9是示出就本装置和方法而言，实际结果200(示为略微z字形的线)紧密跟踪理论值202(示为直线)的图。值204和206示出了已经检测到错误边缘的结果。

本时间到数字转换器在级中组合测量和判决功能。

级引入的延迟的示例包括第一级具有200皮秒延迟，第二级具有100皮秒延迟，等等。另一示例提供了具有50皮秒延迟的第一级，具有25皮秒延迟的第二级，等等。在示例中，触发器利用标准偏差在设立时间上可具有1.5到1.8皮秒范围。设立时间的总和可以是4皮秒加上或减去2皮秒。8皮秒范围可为值的66％的标准偏差提供1.2至2皮秒值。相隔1.5皮秒的信号太靠近以至于无法辨别(call)。

在示例中，解码器对于每一级具有十二个触发器。另一示例对于每一级可具有五个触发器，而又一示例对于每一级可具有20个触发器。

级的输出仅在选票全体一致，或者全体一致减去任何离群者的情况下，才可被信任。随机的第一级可停止后续级的进一步处理。

离群者可以是具有10皮秒设立时间的触发器，而套组中的其他触发器在4皮秒带内设立。

解码器输出可以是时间的指示或者信号之间的相位差的指示。转换器可被提供来将时间转换成相位。错误边缘检测器可确定信号是处于0相位还是处于2π。

示例

示例1是一种用于确定两个信号之间的时间差的装置，包括：连接在级的序列中的多个级，所述级中每一级包括用于接收所述两个信号的第一输入端和第二输入端，在所述序列中具有下一随后级的每一级具有用于将所述两个信号输出到随后级的两个输出端，每一级具有编码器输出端，每一级可操作来确定所述两个信号中的哪个信号具有更早的转变边缘并且可操作来向被确定为具有更早的转变边缘的信号施加延迟，由该级进行的所述确定被从相应级的编码器输出端作为级值信号而输出；以及具有多个输入端和输出端的编码器，所述编码器的多个输入端被连接到所述级的编码器输出端中的相应编码器输出端，所述编码器可操作来将所述级值信号转换成时间差信号。

示例2是如示例1所述的主题，其中所述级的序列中的每一级所施加的延迟是比所述序列中的前一级所施加的延迟更小的延迟。

示例3是如示例2所述的主题，其中每一级所施加的延迟是所述序列中的前一级所施加的延迟的一半。

示例4是如示例1所述的主题，其中所述序列中的每一级向下一随后级发送所述两个信号，所发送的两个信号之一被延迟了由相应级所施加的延迟的量。

示例5是如示例1所述的主题，其中每个所述级包括多个逻辑元件，级的每个所述逻辑元件被配置为接收所述两个信号，每个所述逻辑元件能操作来输出逻辑信号，所述逻辑信号指示所述两个信号中的哪个信号具有更早的转变边缘。

示例6是如示例5所述的主题，其中所述延迟被施加到所述两个信号中具有更早的转变边缘的信号，具有更早的转变边缘的信号是由相应级的多个逻辑元件的逻辑信号的多数选票确定的。

示例7是如示例1所述的主题，其中所述级的序列中的除了最末级以外的每一级可操作来确定所述两个信号中的更早者并且向被确定为具有更早的转变边缘的信号施加延迟。

示例8是一种用于确定两个信号之间的时间差的方法，包括：第一确定，确定第一信号和第二信号中的哪个信号具有更早的发生边缘；第一延迟，将所述第一信号和所述第二信号中的具有更早的发生边缘的信号延迟第一延迟时间，以提供经第一延迟的第一信号和第二信号；第二确定，确定所述经第一延迟的第一信号和第二信号中的哪个信号具有更早的发生边缘；第二延迟，将所述经第一延迟的第一信号和第二信号中的具有更早的发生边缘的信号延迟第二延迟时间，以提供经第二延迟的第一信号和第二信号，所述第二延迟时间小于所述第一延迟时间；第三确定，确定所述经第二延迟的第一信号和第二信号中的哪个信号具有更早的发生边缘；第三延迟，将所述经第二延迟的第一和第二信号中的具有更早的发生边缘的信号延迟第三延迟时间，以提供经第三延迟的第一信号和第二信号，所述第三延迟时间小于所述第二延迟时间；根据前述的进一步的确定和进一步的延迟；输出针对每个确定的值；并且将这些确定的值编码为数字值，以指示所述第一信号和所述第二信号之间的时间差。

示例9是如示例8所述的主题，其中每个确定包括多个子确定。

示例10是如示例9所述的主题，其中针对每个确定的值包括相应确定的子确定的多数选票。

示例11是如示例9所述的主题，还包括：丢弃针对至少一个确定的子确定中的离群者。

示例12是如示例8所述的主题，其中所述第一确定和所述第一延迟是在第一级中执行的；其中所述第二确定和所述第二延迟是在第二级中执行的；其中所述第三确定和所述第三延迟是在第三级中执行的；并且其中所述进一步的确定和进一步的延迟是在进一步的级中执行的。

示例13是一种时间到数字转换器，包括：第一级，其具有被配置为接收第一信号的错误边缘检测器，所述第一级具有被配置为接收所述第一信号和第二信号的多个第一逻辑元件，所述第一级可操作来确定所述第一信号和第二信号中的哪个信号具有更早发生的信号边缘，所述第一级可操作来计算所述第一逻辑元件的输出的多数选票，所述第一级向所述第一信号和第二信号中的由所述多数选票确定为具有更早的发生边缘的信号施加第一延迟，所述第一级输出具有所述第一延迟的信号和没有延迟的另一信号作为第一级输出；第二级，其具有被配置为接收所述第一级输出的多个第二逻辑元件，所述第二级可操作来确定所述第一级输出的第一信号和第二信号中的哪个信号具有更早的发生信号边缘，所述第二级可操作来计算所述第二逻辑元件的输出的多数选票，所述第二级向所述第一级输出中具有更早的发生边缘的信号施加第二延迟，所述第二级输出具有所述第二延迟的信号和没有延迟的另一信号作为第二级输出；具有与所述第二级相对应的特征的至少一个另外的级；以及编码器，其接收来自每一级的逻辑元件的输出信号，所述编码器可操作来生成指示所述两个信号之间的时间差的值。

示例14是如示例13所述的主题，其中所述第二延迟是所述第一延迟的一半。

示例15是如示例14所述的主题，其中所述第一级和第二级以及至少一个另外的级被连接在序列中，并且其中由每一级施加的延迟是由所述序列中的前一个级施加的延迟的一半。

示例16是如示例13所述的主题，其中每一级的逻辑元件是d触发器逻辑元件。

示例17是如示例13所述的主题，其中所述第一级包括错误边缘检测器。

示例18是如示例13所述的主题，其中每一级包括第一等待元件和第二等待元件，该第一等待元件和第二等待元件被配置为将相应的第一信号和第二信号延迟以获得所述多数选票并且在开关处确立选票的时间。

示例19是如示例13所述的主题，其中每一级包括第一复用器和第二复用器，该第一复用器和第二复用器被配置为取决于所述多数选票而发送经延迟的信号或者发送未延迟的信号。

示例20是如示例13所述的主题，其中所述编码器可操作来在一个级输出了随机级输出之后丢弃所述序列中的级输出，其中，所述随机级输出具有来自该级内那些逻辑元件的不同输出值。

示例21是一种时间到数字转换器，包括：第一级，其接收第一信号和第二信号，该第一级包括：多个第一确定装置，用于确定所述第一信号和第二信号中的哪个信号具有更早的边缘转变；第一多数选票装置，用于计算所述第一确定装置的多数选票；第一延迟装置，用于向被所述第一多数选票装置确定为更早的信号施加第一延迟；第二级，其从所述第一级接收所述第一信号和第二信号，该第二级包括：多个第二确定装置，用于确定所述第一信号和第二信号中的哪个信号具有更早的边缘转变；第二多数选票装置，用于计算所述第二确定装置的多数选票；第二延迟装置，用于向被所述第二多数选票装置确定为更早的信号施加第二延迟；以及编码器，被配置为接收所述第一确定装置的输出和第二确定装置的输出，并且可操作来生成指示所述第一信号和第二信号之间的时间差的值。

示例22是如示例21所述的主题，还在所述第一级和第二级中的每一者中包括切换装置，该切换装置取决于所述多数选票而发送经延迟的第一信号或者未延迟的第二信号或者发送未延迟的第一信号和经延迟的第二信号。

示例23是一种设备，包括用于执行如示例8-12中任一项中所述的方法的装置。

示例24是一种体现在计算机可读介质上的计算机程序产品，包括程序指令，所述程序指令当被执行时使得处理器执行如示例8-12中任一项所述的方法。

示例25是一种基本上如所示出和描述的装置。

示例26是一种基本上如所示出和描述的方法。

结论

虽然已结合示范性方面描述了前述内容，但要理解术语“示范性”只意味着作为示例，而不是最佳或最优的。因此，本公开打算覆盖可包括在本公开的范围内的替换、修改和等同。

虽然本文已图示和描述了具体的方面，但本领域普通技术人员将会明白，在不脱离本申请的范围的情况下，各种替换和/或等同实现方式可替代这些示出和描述的具体方面。本申请打算覆盖本文论述的具体方面的任何适应性修改或变化。