具有自适应时钟数据恢复的串化解串器的制作方法

相关申请的交叉引用

本申请要求2018年6月25日提交的美国申请no.16/017,308的优先权，该美国申请要求2017年6月29日提交的美国临时申请no.62/526,831的权益和优先权，这些美国申请的内容据此通过引用而被并入。

本申请涉及串化器-解串器(串化解串器)，并且更特别地，涉及具有自适应时钟数据恢复的串化解串器。

背景技术：

多位字的传输通常发生在多线总线上。例如，八位字可以在具有八根导线的总线上传输，每位一根导线。但是在这样的常规总线中，给定导线上承载的每个位与剩余位无关。随着数据速率增大，所得到的信令变得有问题，因为所传输的字中的各个位随着字在总线上传播而变得彼此偏斜。

考虑到高速通信中的在多个位之间的偏斜问题，各种串化器/解串器(串化解串器)系统已经被开发。串化解串器发射器将多位字串化为对应位的串行数据流。多线总线上的相邻位之间则可以不存在这样的偏斜，因为串行数据流通过单条传输线(其可以是差分的)被承载。串化解串器接收器将接收到的串行数据流解串为原始的多位字。在一些串化解串器系统中，时钟信号不与串行数据流分开传输，从而时钟信号替代地被嵌入在串行数据流中。用于嵌入式时钟协议的串化解串器接收器因此包括时钟数据恢复(cdr)电路，该cdr电路从接收到的串行数据流中的二元转变中恢复出恢复后的时钟信号。然而，cdr电路不限于嵌入式时钟系统，而是还可以被包括在用于源同步系统的串化解串器接收器中，在这些源同步系统中，串行数据流与时钟信号并行传输。尽管在源同步协议中，时钟信号不需要从数据中恢复，但是源同步系统中的cdr电路将接收到的时钟与串行数据流对准以产生恢复后的时钟信号，从而接收到的数据可以响应于恢复后的时钟信号而恰当地被采样。

为了节省功率，常规上周期性地禁用cdr电路。cdr电路因此仅在其被启用的时段期间起作用。在理想操作中，针对cdr电路的开启时间持续期将取决于用于串化解串器在其中被实施的对应集成电路的工艺、电压和温度(pvt)角。但是这样的pvt感知的cdr周期性难以实施并且需要片上热传感器。

在本领域中因此存在对具有减小的功耗的cdr电路的需求。

技术实现要素：

公开了一种时钟数据恢复(cdr)电路，用于针对源同步协议和嵌入式时钟协议两者的串化解串器接收器。在这两种协议中，cdr电路起作用以对采样时钟信号的二元转变与接收到的串行数据流中的对应二元转变之间的相位差进行滤波，以产生滤波后的相位差。混频器响应于滤波后的相位差而对输入时钟信号进行混频(相位内插)，以形成采样时钟信号。采样时钟信号通过相位内插被相位对准，以在针对接收到的串行数据流的数据眼内被居中，从而接收到的串行数据流可以在解串器中通过采样时钟信号被准确地采样。对于嵌入式时钟实施方式，时钟恢复电路响应于接收到的串行数据流的二元转变，从接收到的串行数据流中取回输入时钟信号。在源同步实施方式中，输入时钟信号与接收到的串行数据流并行地被接收。

为了减小串化解串器接收器的功耗，时钟分频器通过可调节除数对采样时钟信号进行分频，以形成分频后的时钟信号。相位检测器通过确定分频后的时钟信号与接收到的串行数据流之间的相位差，来确定采样时钟信号与接收到的串行数据流之间的相位差。cdr锁定检测器从串化解串器接收器中的相位检测器接收相位检测器输出信号，以确定采样时钟信号是否被锁定(与数据眼恰当地对准)到接收到的串行数据流。关于相位差确定，相位检测器将分频后的时钟信号与接收到的串行数据流进行比较，以确定分频后的时钟信号中的时钟沿是超前还是滞后于接收到的串行数据流中的对应二元转变。例如，相位检测器信号可以被形成为上信号和下信号。当分频后的时钟信号滞后时，相位检测器确立上信号。相反地，当分频后的时钟信号超前时，相位检测器确立下信号。环路滤波器对相位检测器输出信号进行滤波，以产生滤波后的相位差，从而混频器适当地增大或减小采样时钟信号的频率和/或相位，以使得采样时钟信号以数据眼为中心。特别地，如果相位检测器输出信号指示采样时钟信号滞后于串行数据流，则滤波后的相位差迫使混频器增大采样时钟信号的频率。相反地，如果相位检测器输出信号指示采样时钟信号超前于串行数据流，则滤波后的相位差迫使混频器减小采样时钟信号的频率和/或相位。

时钟数据恢复锁定检测电路检查相位检测器输出信号，以确定采样时钟信号是否与接收到的串行数据流同步。如果该确定是肯定的，则时钟数据恢复锁定检测电路确立锁定信号。在锁定信号的确立之前，可调节除数具有第一值。选择电路被配置为：通过增大可调节除数以具有大于第一值的第二值，来对锁定信号确立进行响应。相位检测器因此在锁定被实现之后消耗较少的功率，因为在锁定被实现之后，分频后的时钟信号的频率通过可调节除数的增大而减小。

通过随后的详细描述，可以更好地明白这些和其他有利特征。

附图说明

图1a是根据本公开的一方面的包括时钟分频器的示例源同步串化解串器接收器的框图，该时钟分频器被控制为：在实现与接收到的串行数据流的锁定之前，以第一除数对采样时钟信号进行分频，并且在实现锁定之后，以大于第一除数的第二除数对采样时钟信号进行分频。

图1b是根据本公开的一方面的包括时钟分频器的示例嵌入式时钟串化解串器接收器的框图，该时钟分频器被控制为：在实现与接收到的串行数据流的锁定之前，以第一除数对采样时钟信号进行分频，并且在实现锁定之后，以大于第一除数的第二除数对采样时钟信号进行分频。

图2是根据本公开的一方面的接收串行数据流的方法的流程图，其中采样时钟信号以可调节除数被分频。

具体实施方式

为了减小在锁定被实现之后的功耗，串化解串器接收器包括时钟分频器，时钟分频器用于通过可调节除数对采样时钟信号进行分频，以形成分频后的时钟信号。相位检测器将分频后的时钟信号与接收到的串行数据流进行比较，以形成相位检测器输出信号，相位检测器输出信号指示分频后的时钟信号(以及因此还有采样时钟信号)相对于接收到的串行数据流在相位上是超前还是滞后。

取决于系统是否为源同步的，或者输入时钟信号是否嵌入在串行数据流内，串化解串器接收器略微不同地运转。在源同步系统中，输入时钟信号与串行数据流并行传输。混频器通过使用分频后的时钟信号与接收到的串行数据流之间的滤波后的相位差作为内插控制，而通过相位内插(相移)来产生采样时钟信号。解串器响应于采样时钟信号而对接收到的串行数据流进行采样，以相应地形成并行数据输出流。由于输入时钟信号在源同步系统中未利用串行数据流被嵌入，因此串化解串器接收器起作用而响应于滤波后的相位差来调节采样时钟信号的相位和/或频率，以使得相位检测器输出信号指示：采样时钟信号与针对接收到的串行数据流的数据眼中的期望采样点相位对准。在嵌入式时钟实施方式中，串化解串器接收器包括时钟恢复电路，时钟恢复电路起作用以响应于接收到的串行数据流中的二元转变而取回输入时钟信号。源同步实施方式将首先被讨论，随后是对嵌入式时钟实施方式的讨论。

示例源同步串化解串器接收器100在图1a中示出。接收到的串行数据流在连续时间线性均衡器(ctle)105中被均衡，以产生均衡后的接收到的串行数据流。将明白，替换的均衡方案(或没有均衡)可以实施在替换实施方式中。输入时钟信号115包括同相输入时钟信号以及还有正交输入时钟信号。同相混频器120(i-混频器)根据滤波后的相位差160响应于内插而对同相输入时钟信号进行相移，以形成采样时钟信号(i-clk)。类似地，正交混频器125(q-混频器)响应于滤波后的相位差160而对正交输入时钟信号进行相移，以产生正交采样时钟信号(q-clk)。解串器110响应于采样时钟信号而对来自ctle105的均衡后的串行数据流进行采样，以产生并行的接收到的数据输出流。i-混频器120中的相移因此将采样时钟信号对准，以适合地在针对均衡后的串行数据流的数据眼内。

时钟分频器130根据可调节除数165对采样时钟信号的i版本和q版本进行分频，以形成分频后的时钟信号(也为i形式和q形式两者)。注意，正交时钟路径是可选的并且在替换实施方式中可以删除。可调节除数165至少具有第一除数值(标示为div值a)和第二除数值(标示为div值b)。选择器电路，诸如复用器(mux)150，在第一和第二除数值之间进行选择以形成可调节除数165。毛刺防止器电路155对可调节除数165进行滤波，以防止毛刺(诸如矮脉冲)形成在来自时钟分频器130的分频后的i信号和q信号中。通过毛刺防止器电路155滤波的由时钟分频器130使用的可调节除数165因此等于第一除数或第二除数，这取决于复用器150的选择。

相位检测器135将i分频后的时钟和q分频后的时钟与均衡后的接收到的串行数据流进行比较以形成相位检测器输出信号，诸如相位检测器领域中已知的“上”信号和“下(dn)”信号。cdr锁定检测器145处理“上”和“下”信号，以确定i分频后的时钟信号和q分频后的时钟信号是否与均衡后的接收到的串行数据流锁定。例如，cdr锁定检测器145可以被配置为检测锁定，并且因此当在检测时段期间“上”信号平均被确立与“下”信号被确立一样多时，确立cdr锁定检测输出信号。检测时段(其也可以被标记为平均时间窗口)以及用于检测的误差阈值可以是固定的或可编程的。例如，cdr锁定检测器145可以被配置为：如果(平均(“上”)-平均(“下”))的绝对值小于误差阈值，则检测到锁定。当针对分频后的时钟信号的上升沿和/或下降沿滞后于针对均衡后的接收到的串行数据流的对应沿时，相位检测器135确立“上”信号。类似地，当针对分频后的时钟信号的上升沿和/或下降沿超前于针对均衡后的接收到的串行数据流的对应沿时，相位检测器135确立“下”信号。

在由cdr锁定检测器145进行锁定检测之前，复用器150通过相应地设置可调节除数165来迫使时钟分频器130以更小的除数值(例如，div值a)进行分频。在锁定检测之后，cdr锁定检测器145确立cdr锁定检测输出信号。复用器150通过以下来对cdr锁定检测输出信号的确立进行响应：通过相应地设置可调节除数，来迫使时钟分频器130以更大的除数值(例如，div值b)进行分频。将明白，该更大的除数值在替换实施方式中可以被使得是自适应的，从而只要锁定被维持，源同步串化解串器接收器100就将起作用而增大除数值，以最大化功率节省。在这样的实施方式中，复用器150然后可以针对多于仅两个可能的除数值进行选择。例如，第一除数值可以等于4，从而10ghz的接收到的时钟被向下分频为2.5ghz的分频后的时钟。在锁定以2.5ghz的分频后的时钟被实现之后，第二除数值(诸如8)可以被选择，从而10ghz的接收到的时钟被向下分频为1.25ghz的分频后的时钟。只要锁定被维持，甚至更大的除数值然后可以由复用器150选择。

无论用于源同步串化解串器接收器100的给定实施方式使用多少个除数值，要注意到：当相位检测器135将分频后的时钟的较慢版本与在对接收到的串行数据流的锁定之后的均衡后的接收到的串行数据流进行比较时，相位检测器135的有利的功耗减小。源同步串化解串器接收器100因此可以标记为“换挡”串化解串器接收器，因为时钟分频可以被视为通过使用增大的除数值变换到更高的挡位。环路滤波器140对来自相位检测器135的上信号和下信号进行滤波，以形成滤波后的相位差160。由于i-混频器120对输入时钟信号115的i版本进行相移，而使得采样时钟信号被适当地定位(例如，被居中)在针对均衡后的串行数据流的数据眼内，所以滤波后的相位差160可以被视为包括“恢复后的时钟信号”，因为相位检测器135、环路滤波器140和i-混频器120用作源同步cdr电路，以保持采样时钟适当地被定位在数据眼内。

一种嵌入式时钟串化解串器接收器101在图1b中示出。均衡器105、解串器110、i-混频器120、q-混频器125、时钟分频器130、相位检测器135、环路滤波器140、锁定检测器145、复用器150和毛刺防止器155全部如关于源同步串化解串器接收器100所讨论地来运转。然而，如时钟数据恢复领域中已知的，驱动i-混频器120和q-混频器125的输入时钟由时钟恢复电路170从串行数据流(串行数据输入)中恢复。因此，串化解串器接收器是根据源同步协议还是嵌入式时钟协议来运行都没有关系，因为这两种实施方式均享有本文中公开的换档串化解串器的功率节省。

在一个实施方式中，复用器150可以被视为包括如下的部件，该部件用于响应于分频后的时钟信号未与串行数据流锁定而将可调节除数调节为等于第一除数，并且用于响应于分频后的时钟信号被锁定到串行数据流而将可调节除数调节为等于第二除数。

现在将关于图2的流程图来讨论使用换挡串化解串器来接收串行数据流的示例方法。该方法包括动作200：对输入时钟信号进行相移，以形成采样时钟信号。由i-混频器120进行的相移是动作200的示例。该方法还包括动作205：通过可调节除数对采样时钟信号进行分频，以形成分频后的时钟信号，其中对输入时钟信号的相移响应于分频后的时钟信号与串行数据流之间的相位差。由时钟分频器130进行的分频、以及由相位检测器135和环路滤波器140进行的对滤波后的相位差160的产生是动作205的示例。该方法还包括动作210：响应于分频后的时钟信号未被锁定到串行数据流，将可调节除数设置为等于第一除数。在cdr锁定检测输出信号未被确立时由复用器150对可调节除数的设置是动作210的示例。另外，该方法包括动作215：响应于分频后的时钟信号被锁定到串行数据流，将可调节除数设置为等于第二除数，其中第二除数大于第一除数。在cdr锁定检测输出信号被确立时由复用器150对可调节除数的设置是动作215的示例。最后，该方法包括动作220：根据采样时钟信号对串行数据流进行采样，以形成并行数据输出流。解串器110的动作是动作220的示例。

将因此明白，在本公开的设备的材料、装置、配置和使用方法中，并且对本公开的设备的材料、装置、配置和使用方法可以进行许多修改、替代和变化，而不偏离其范围。鉴于此，本公开的范围不应当限于本文中说明和描述的特定实施方式的范围，因为它们仅是通过其一些示例的方式的，相反，本公开的范围应当与后文所附权利要求和它们的功能等价物的范围完全相称。