居中等比预测电子系统的制作方法

本发明涉及电子技术和电力、通信等领域，具体涉及一种居中等比预测电子系统。

背景技术：

在电子、通信、电力及其他需要精准时钟同步的大型电子系统中，经常需要用统一的一个时钟信号同步多个子系统。处于同一机房的各子系统，现场施工电缆需要通过桥架或地沟布设，实际线路长度短则十几米，长则上百米。有时还分布在不同的楼层，电缆可能会长达几百米。时钟同步信号是电磁波，在电缆中的速度大约是真空光速的三分之二，也就是每二百米大约延迟一微秒。如果各系统距离差异较大或者同步信号频率较高，那么各处相位误差非常明显。

目前修正各系统同步时钟误差的方法是利用延迟装置延迟附近系统同步信号的方法。也就是对近距离系统的同步信号额外增加延迟，使其与远距离的同步信号延迟量一致。在实际现场施工时，因为连接到每个子系统的电缆常需穿越各种隐蔽的沟孔，长度无法准确事先设计，所以具体延时数值只能在安装之后才能测量调整。如果在已完工的大系统中又新增加一个最远距离的子系统，那么就需要把所有其他现有子系统的延迟量全部重设一遍。

技术实现要素：

本发明为解决现有信号同步系统中预测同步信号延迟时存在设计过程复杂的问题，提供一种居中等比预测电子系统。

居中等比预测电子系统，包括输入端ina，输入端inb，输出端，时钟输入端，第一d触发器，第二d触发器，第三d触发器，第四d触发器，第一与门，第二与门，第二或门，非门，第一数据锁存器，第二数据锁存器，第三数据锁存器，可逆计数器，计数器，减法器，第一比较器，第二比较器，第一或门和t触发器；

所述输入端ina与第一d触发器的c输入端连接，输入端inb与第四d触发器的c输入端连接；

时钟输入端分别与可逆计数器的clk输入端，计数器的cp输入端以及t触发器的c输入端连接；

vcc分别与第一d触发器的d输入端，第二d触发器的d输入端，第三d触发器的d输入端以及第四d触发器的d输入端连接；

第一与门的输出端分别与第一d触发器的clr异步输入端以及第二d触发器的clr异步输入端连接，第二与门的输出端分别与第三d触发器的clr异步输入端以及第四d触发器的clr异步输入端连接；

第一d触发器的q端分别与第一与门的a输入端，非门的输入端以及第二或门的a输入端连接，第二d触发器的q端与第一与门的b输入端连接，第三d触发器的q端分别与第二与门的a输入端以及第二或门的b输入端连接，第四d触发器的q端与第一与门的b输入端连接；

第二或门的输出端分别与可逆计数器的ce输入端，第一数据锁存器的c

—输入端以及第二数据锁存器的c输入端连接，非门的输出端与可逆计数器的i/d输入端连接，可逆计数器的输出端q[n..0]通过n+1条数据线与第一数据锁存器的d[n..0]输入端连接，第一数据锁存器的q[n..0]输出端通过d[n..0]数据总线与减法器的a输入端连接；

第一数据锁存器的q[n..1]输出端通过d[n..1]数据总线与第二数据锁存器的d[n-1..0]输入端连接，第二数据锁存器的q[n..0]输出端与减法器的b输入端连接；

减法器的y输出端与第三数据锁存器的d[n..0]输入端连接，

第三数据锁存器的q[n..0]输出端通过p[n..0]数据总线与第一比较器的a输入端连接，第三数据锁存器的q[n..0]输出端通过数据总线p[n..1]与第二比较器的b输入端连接，第二比较器的输出端与第一或门的b输入端连接，计数器的q[n..0]输出端通过数据总线q[n..0]与第一比较器的b输入端连接，计数器的q[n-1..0]输出端通过数据总线q[n-1..0]与第二比较器的a输入端连接，第一比较器的输出端分别与计数器的clr输入端以及第一或门的a输入端连接，第一或门的输出端与t触发器的t输入端连接；

t触发器的q输出端分别与第三数据锁存器的c输入端，第二d触发器的c输入端、第三d触发器的c输入端以及输出端连接。

本发明的有益效果：本发明提供的电子系统可以根据两个输入信号的不同相位，自动输出一个即比先到信号滞后，又比后到信号超前的信号；超前与滞后的时间数量可以始终保持相等，与输入信号的频率和相位差都没有关系；从波形图上可以看到，输出信号的边沿始终位于两个输入信号边沿的正中间。

附图说明

图1为本发明所述的居中等比预测电子系统的电路原理图；

图2为本发明所述的居中等比预测电子系统中fa、fb和fx三个信号的波形图；图中三个信号边沿到达的先后顺序为输入信号fa、输出信号fx和输入信号fb，时间差ta＝tb。

具体实施方式

具体实施方式一、结合图1说明本实施方式，居中等比预测电子系统，包括输入端ina，输入端inb，输出端out，时钟输入端osc，第一d触发器u1，第二d触发器u2，第三d触发器u10，第四d触发器u4，第一与门u3，第二与门u11，第二或门u18，非门u5，第一数据锁存器u7，第二数据锁存器u8，第三数据锁存器u12，可逆计数器u6，计数器u15，减法器u9，第一比较器u13，第二比较器u14，第一或门u16和t触发器u17；

所述输入端ina与第一d触发器u1的c输入端连接，输入端inb与第四d触发器u4的c输入端连接；

时钟输入端osc分别与可逆计数器u6的clk输入端，计数器u15的cp输入端以及t触发器u17的c输入端连接；

vcc分别与第一d触发器u1的d输入端，第二d触发器u2的d输入端，第三d触发器u10的d输入端以及第四d触发器u4的d输入端连接；

第一与门u3的输出端分别与第一d触发器u1的clr异步输入端以及第二d触发器u2的clr异步输入端连接，第二与门u11的输出端分别与第三d触发器u10的clr异步输入端以及第四d触发器u4的clr异步输入端连接；

第一d触发器u1的q端分别与第一与门u3的a输入端，非门u5的输入端以及第二或门u18的a输入端连接，第二d触发器u2的q端与第一与门u3的b输入端连接；

第三d触发器u10的q端分别与第二与门u11的a输入端以及第二或门u18的b输入端连接，第四d触发器u4的q端与第一与门u11的b输入端连接，第二或门u18的输出端分别与可逆计数器u6的ce输入端，第一数据锁存器u7的c输入端以及第二数据锁存器u8的c输入端连接，非门u5的输出端与可逆计数器u6的输入端连接，可逆计数器u6的输出端q[n..0]通过n+1条数据线与第一数据锁存器u7的d[n..0]输入端连接，第一数据锁存器u7的q[n..0]输出端通过d[n..0]数据总线与减法器u9的a输入端连接，第一数据锁存器u7的q[n..1]输出端通过d[n..1]数据总线与第二数据锁存器u8的d[n-1..0]输入端连接，第二数据锁存器u8的q[n..0]输出端与减法器u9的b输入端连接，减法器u9的y输出端与第三数据锁存器u12的d[n..0]输入端连接；

第三数据锁存器u12的q[n..0]输出端通过p[n..0]数据总线与第一比较器u13的a输入端连接，第三数据锁存器u12的q[n..0]输出端通过数据总线p[n..1]与第二比较器u14的b输入端连接，第二比较器u14的输出端与第一或门u16的b输入端连接；

计数器u15的q[n..0]输出端通过数据总线q[n..0]与第一比较器u13的b输入端连接，计数器u15的q[n-1..0]输出端通过数据总线q[n-1..0]与第二比较器u14的a输入端连接；

第一比较器u13的输出端分别与计数器u15的clr输入端以及第一或门u16的a输入端连接，第一或门u16的输出端与t触发器u17的t输入端连接；

t触发器u17的q输出端分别与第三数据锁存器u12的c输入端，第二d触发器u2的c输入端、第三d触发器u10的c输入端以及输出端out连接。

本实施方式中，同步信号输出电路信号输出周期与输入数值存在线性关系；第三数据锁存器u12，计数器u15，第一比较器u13，第二比较器u14，第一或门u16以及t触发器u17组成了同步信号输出电路，信号从输出端out输出，输出信号周期等于时钟输入端osc输入的高频时钟信号周期乘以第三数据锁存器u12输出的数值，占空比为50％；若时钟输入端osc输入的高频时钟信号周期为t，第三数据锁存器u12输出的数值为x，则与输出端out信号周期t，存在线性关系：

t＝xt

这种线性关系对于保证环路同步锁定的快速收敛以及稳定工作都非常重要，如果输出信号周期与输入数值不是线性关系，那么会影响电路快速收敛性能，甚至在同步调整的过程中可能引发自激振荡；另外，保证占空比接近50％可以扩大在同步过程中的锁定范围，如果占空比过大或过小，那么都会缩小同步预测的鉴频鉴相范围；

本实施方式中，两个频率都为f的信号fa和fb分别输入到输入端ina和输入端inb，并且输入信号fa的上升沿比输入信号fb的上升沿先到达，在电路进入同步锁定状态之后可以在输出端out输出方波信号fx，输出信号fx的频率自动等于f，并且输入信号fa超前输出信号fx且存在时间差为ta，输出信号fx超前于输入信号fb且存在时间差为tb；ta与tb数值相等，并且输入信号fa超前输出信号fx，输出信号fx超前输入信号fb；从波形图2中可以看到，输出信号fx上升沿始终位于输入信号fa与输入信号fb两个信号上升沿的中间的位置，这种居中等比例的工作状态与频率f以及输入信号fa与输入信号fb时间差的大小无关。

本实施方式中，采用第一d触发器u1，第二d触发器u2，第三d触发器u10，第四d触发器u4，第一与门u3，以及第二与门u11组成一个三输入双鉴相器，对信号输出端out输出的方波信号fx，信号a输入端ina的输入的信号fa，以及信号b输入端inb的输入信号fb进行三信号鉴相；在所述时间差ta与时间差tb期间，可逆计数器u6的ce端一直保持有效，处于加计数或者减计数的工作状态；在所述时间差ta期间，可逆计数器u6的端为0，处于减计数状态，每个时钟脉冲减一；在所述时间差tb期间，可逆计数器u6的端为1，处于加计数状态，每个时钟脉冲加一；所述三输入双鉴相器与非门u5，第二或门u18以及可逆计数器u6组成了比例误差测量电路，若可逆计数器u6中在时间差ta开始之前数值为g，在电路经历了所述相同数值的ta和tb之后，数值可以恢复回到g，则电路处于同步锁定状态；

本实施方式中，所述比例误差测量电路的输出数值从减法器u9输出；在所述相等的ta与tb之后，数据锁存器u7锁存可逆计数器u6输出的数值也为g；一旦ta不等于tb，则可逆计数器u6产生计数误差2δ，第一数据锁存器u7锁存数值等于g-2δ，通过总线d[n..0]输出给减法器u9以及数据锁存器u8；

第二数据锁存器u8的数据输入端d[n-1..0]连接到总线d[n..1]，其意义为二进制右移一位，使第二数据锁存器u8中数据等于第一数据锁存器u7输出数值的一半；第二数据锁存器u8的时钟输入端c与第一数据锁存器u7的时钟输入端联接在一起，从时间关系上可看出，第二数据锁存器u8比第一数据锁存器u7输出数据存在一个周期的延迟；从减法器u9输出的数据特性可用以下公式描述；

gn+1＝gn-2dn+1+δn

对于第n+1次的比例同步过程，所述比例误差测量输出量gn+1，应等于上次的输出gn减去本次测量误差δn+1的2倍，之后再与上次测量误差δn相加；

本实施方式所述的居中等比预测电路可以用两个周期完成同步锁定，实现快速收敛；所述第三数据锁存器u12输出的数值为x与输出端out信号周期t存在线性关系，若在第n次的比例同步过程中，所述输入信号fa或输入信号fb的上升沿时刻发生变更，使所述时间差tb发生改变，则电路只需要经过两次重新同步，也就是在第n+2次之后，即可实现ta＝tb的重新同步过程。

本实施方式所述的居中等比预测电子系统与传统锁相环的收敛方式不同，传统锁相环的反馈环路只有在处于临界阻尼状态时收敛最快；处于临界阻尼的电路仍然需要经历很多次周期才能逐渐收敛进入锁定同步状态，比本实施方式中的电路快速收敛方式慢得多。