快速锁频和周跳消除的线性区间拓展的方法

本发明涉及的是一种无线通信领域的技术，具体是一种快速锁频和周跳消除的线性区间拓展的方法。

背景技术：

在无线通信领域，锁相环(pll,phaselockedloops)提供了精准的本地震荡信号用来进行信号的调制与解调，同时对pll也提出了快速跳频的要求。常见的pll通过对输入参考时钟以及反馈时钟进行对比鉴相得到控制电荷泵吸/吐电流的控制信号up/dn，经过环路滤波器转化为驱动压控振荡器的电压信号，形成一个闭合的负反馈环路。传统的电荷泵(cp)拥有有限的鉴相区间，对于大的相位偏差，会产生较小的增益，使得锁定速度减慢。同时由于复位通路上死区时间的存在，在±2nπ处将会产生相反的鉴相结果，导致周跳发生，延缓pll的锁定过程。现有技术通过对鉴频鉴相器(pfd,phasefrequencydetector)复位通路上的死区时间进行调整，仅能缓解周跳产生，而不能避免其发生；一对额外的d触发器在传统pfd之前添加对up/dn信号进行采样以拓展线性鉴相区间，但引起了亚稳态的情况发生。

技术实现要素：

本发明针对现有技术存在的上述不足，提出一种快速锁频和周跳消除的线性区间拓展的方法，能够从根本上避免周跳现象产生，并且拓展线性区间不会引起亚稳态。

本发明是通过以下技术方案实现的：

本发明将鉴相区间分为多个长度为2π的线性子区间，当相位偏差超过±π，则进行线性拓展，用于线性拓展的鉴频鉴相器和电荷泵输出代表±2π的恒定电流并将鉴相区间转化为与前相反的相位以保证输出电流正确并忽略±2π的相位误差信息以彻底避免周跳产生。

所述的用于线性拓展的鉴频鉴相器中设有与门逻辑电路、与非逻辑电路和d触发器，并通过正相位拓展检测延时和下负相位拓展检测延时以避免亚稳态发生，具体为：参考时钟信号和反馈时钟信号分别经对应的d触发器的信号输入端输入，在参考时钟信号下降沿对电荷泵吸电流信号采样得到鉴相区间吸电流沿拓展信号，若鉴相区间拓展信号为高电平，则相位偏差超过π，需要进行正向鉴相区间拓展；在参考时钟信号下降沿对电荷泵吸电流反信号和电荷泵吐电流信号经与门逻辑电路后的信号采样得到鉴相区间吐电流拓展信号，当鉴相区间吐电流拓展信号为1，则表示反馈时钟信号相位领先参考时钟信号超过π，进行负向线性区间拓展；鉴相区间吸电流沿拓展信号和鉴相区间吐电流拓展信号反相与非逻辑电路传输信号至鉴频鉴相器将在相位大于±π时，对相对应的d触发器输入置零，产生反相的鉴相结果，实现鉴相区间的拓展。

本发明涉及一种实现上述方法的系统，包括：具有线性区间拓展以及周跳消除功能的鉴频鉴相器、电荷泵、线性拓展计数器、压控振荡器、分频器，其中：线性区间拓展鉴频鉴相器和电荷泵、线性拓展计数器相连并传输电荷泵吸/吐电流信号up/dn和鉴相区间吸/吐电流拓展信号upext和dnext，线性拓展计数器和电荷泵相连并传输电荷泵控制信号up_con<3:0>和dn_con<3:0>，电荷泵和压控振荡器相连并传输压控振荡器调谐信号，压控振荡器和分频器信号相连并传输高频本振信号，分频器与鉴频鉴相器相连并传输反馈时钟信号。

技术效果

本发明通过对up/dn信号的再采样，检测并线性拓展鉴相区间，避免pfd工作在±2π的相位误差，从根本上消除了周跳现象的产生，从而加快了锁相环的锁定过程。

与现有技术相比，本发明实现了鉴相区间的线性拓展、彻底避免周跳现象并加快锁相环锁定过程，将线性鉴相区间拓展至±16π，同时增加恒定电流源的支路数量进行进一步拓展，而依此拓展线性区间并不会引起亚稳态。

附图说明

图1为传统pfdcp的示意图；

图中：a为传统pfdcp的结构示意图；b为传统pfdcp的相位检测曲线图；

图2为pfdcp鉴相区间线性拓展原理图；

图3为具有线性鉴相区间拓展的pll结构示意图；

图4为具有线性鉴相区间pfdcp的pll整体结构的示意图；

图5为电荷泵电路结构的示意图；

图6为线性区间拓展的时序示例图；

图7为跳频仿真对比结果示意图。

具体实施方式

如图1所示，传统的pfdcp拥有有限的鉴相区间，对于大的相位偏差产生较小的增益，造成锁定速度减慢。

如图2所示，本实施例将鉴相区间分为多个长度为2π的线性子区间，当相位偏差超过±π，则进行线性拓展，pfdcp输出代表±2π的恒定电流并将鉴相区间转化为与前相反的相位以保证pfdcp的输出电流正确，pfd忽略±2π的相位误差信息以彻底避免周跳产生。

如图3所示，本实施例给出了具有线性区间拓展的pfdcp的pll整体结构，le-pfd产生up/dn信号之外，还产生了区间拓展信号upext和dnext，区间拓展计数器对其进行计数，计数结果控制3位二进制恒定电流源，其基础电流与cp电流大小相同，打开n路吐电流代表着鉴相区间延拓至2nπ，打开n路吸电流代表着鉴相区间拓展至-2nπ。吸电流和吐电流不同时打开以保证整体的稳定性。

如图4所示，所述的pfd增设与门逻辑电路、与非逻辑电路和d触发器并引入了tdup延时和tddn延时以避免亚稳态发生，具体为：fref和fdiv信号分别经对应的d触发器的clk输入，在fref下降沿对up信号采样，若采样结果upext为高电平，则相位偏差超过π，需要进行正向鉴相区间拓展；在fref下降沿对up反信号和dn信号经与门逻辑电路后的信号采样，当dnext为高电平，则表示fdiv相位领先fref超过π，进行负向线性区间拓展；upext和dnext反相信号经过与非逻辑电路传输信号至pfd将在相位大于±π时，对相对应的d触发器输入置零，产生反相的鉴相结果，实现鉴相区间的拓展。

如图5所示，所述的cp在源极开关电荷泵的基础上，共有相同的偏置电压拓展了3bit的恒定电流通路以拓展pfdcp的鉴相区间。

如图6所示，为线性区间拓展的具体时序示例，其中：在①时刻，参考时钟fref信号检测到up信号为高电平，说明此时相位差大于π，需要进行正向的鉴相区间拓展，将upext置高电平。在②时刻，参考时钟fref首先到来，此时不再产生up信号，打开一路恒定电流，代表2π的恒定相位偏差，之后dn信号在fdiv信号上升沿产生，电荷泵总的的输出电荷没有改变，实现鉴相区间的线性拓展。并在之后的过程中，一直能够保证鉴相正确。

如图7所示，图中将一条曲线为使用传统pfdcp，一条曲线为使用le-pfdcp，其余环路参数一致的两个pll进行对比，仿真结果表明，拥有le-pfdcp的pll调频时间为21μs，拥有传统pfdcp的pll跳频时间为64μs，跳频过程加速了3.05倍。相较于使用传统pfdcp的pll，没有周跳发生。

经过具体实际实验，在cadencespectre的ams仿真环境设置下，以100khz的环路带宽，55mhz的跳频参数启动/运行上述装置/方法，能够得到的实验数据是：相较于传统的pfdcp锁相环，锁定时间由64μs减少至21μs，并在频率锁定过程中，没有周跳现象产生。

与现有技术相比，本装置极大的缩短了锁相环的频率锁定时间，并彻底地消除了周跳现象的发生。

上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。