一种生成多频率同步时钟系统设计方法与流程

本发明涉及一种时钟系统设计方法，具体为一种生成多频率同步时钟系统设计方法，属于产品应用、智能硬件技术领域。

背景技术：

在软件化雷达数字tr组件系统中，对dac及adc通道越来越多，实现射频直采对adc与dac工作采样率要求也越来越高，基于数据处理压力的区别adc与dac工作频率要求也不尽相同。软件化雷达欲准确识别目标，必须保证系统所有dac通道保持同步状态，所有adc通道采集也保持同步状态，并且dac输出和adc采集之间也保持同步状态，实现上述过程的关键是系统中所有时钟必须达到同步状态。通常方法采用高频时钟buffer进行级联方式，由于高频时钟易受干扰，因此造成采样同步调节较难，调节精度低，通道数量扩充有限。

技术实现要素：

本发明的目的就在于为了解决上述问题而提供的前端时钟采用低频传输,大大提高时钟通道可扩充数量及时钟稳定性，并且不同频时钟之间能够保持同步状态，从而可以大大提高软件化雷达阵列数量及灵活性的一种生成多频率同步时钟系统设计方法。

本发明通过以下技术方案来实现上述目的：一种生成多频率同步时钟系统设计方法，所述多频率同步时钟系统由锁相环、fpga芯片以及时钟芯片构成；所述时钟芯片的输入端与外部时钟输出端进行连接，多级所述时钟芯片之间通过锁相环进行连接，第一级所述时钟芯片的输出端与fpga芯片的输入端进行连接，所述fpga芯片的输出端与末级时钟芯片的输入端进行连接；

所述时钟芯片包括时钟芯片a和时钟芯片b，所述时钟芯片a工作频率能够覆盖锁相环输出频率，时钟芯片具有多通道输出，每通道含有独立分频器，时钟芯片内每通道分频器可以通过外部信号进行统一控制，所述时钟芯片b工作频率能够实现一通道输入多通道输出，通道输出抖斜满足系统时钟同步要求；

生成多频率同步时钟系统的设计办法，包括以下步骤：

步骤一、多频率同步时钟系统的外部有且只有一个时钟源；

步骤二、根据时钟源频率及第一级时钟芯片a工作频率，设计时选择外部输入直接连接时钟芯片a或者经过锁相环倍频再连接到时钟芯片a，从而采取直接分频或者利用锁相环倍频再使用的措施，同时选定时钟芯片a；

步骤三、根据需要输出的时钟频率及时钟通道数决定末级时钟芯片a的数量，及需要锁相环数量，根据所需要输出时钟频率的最小公倍数确定需要选用的锁相环工作频率；

步骤四、根据系统需要输出时钟通道数及第一级时钟芯片a输出频率，选定时钟芯片b，并通过多级时钟芯片b级联，将第一级时钟芯片输出多路以扩大时钟输出规模；

步骤五、第一级时钟芯片输出一路时钟到fpga，fpga根据该时钟产生同步信号，控制最末级所有时钟输出同步，该时钟是通过第一级时钟芯片产生，因此该时钟与最末级时钟具有固定相位差；

步骤六、配置多个锁相环生成系统中所有需要输出的时钟频率的最小公倍数，锁相环输出高频时钟直接连接到最末级时钟芯片a；

步骤七、根据系统需要，对末级时钟芯片a的分频器进行配置，保证各个通道按照系统最终需要产生频率；

步骤八、产生同步控制信号，控制时钟芯片a分频器同步，生成保证各通道输出需要频率，并且所有时钟相互同步。

本发明的有益效果是：该生成多频率同步时钟系统设计方法设计合理，通过时钟芯片和锁相环及fpga进行配和，实现多通道不同频率时钟输出，并且所有时钟输出保持同步，前端时钟采用低频传输，大大提高时钟通道可扩充数量及时钟稳定性，并且不同频时钟之间能够保持同步状态，从而可以大大提高软件化雷达阵列数量及灵活性。

附图说明

图1为本发明原理框结构示意图；

图2为本发明多频率同步时钟产生流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1～2，一种生成多频率同步时钟系统设计方法，包括多频率同步时钟系统；所述多频率同步时钟系统由锁相环、fpga芯片以及时钟芯片构成；所述时钟芯片的输入端与外部时钟输出端进行连接，多级所述时钟芯片之间通过锁相环进行连接，第一级所述时钟芯片的输出端与fpga芯片的输入端进行连接，所述fpga芯片的输出端与末级时钟芯片的输入端进行连接；

所述时钟芯片包括时钟芯片a和时钟芯片b，所述时钟芯片a工作频率能够覆盖锁相环输出频率，时钟芯片具有多通道输出，每通道含有独立分频器，时钟芯片内每通道分频器可以通过外部信号进行统一控制，所述时钟芯片b工作频率能够实现一通道输入多通道输出，通道输出抖斜满足系统时钟同步要求；

生成多频率同步时钟系统的设计办法，包括以下步骤：

步骤一、多频率同步时钟系统的外部有且只有一个时钟源；

步骤二、根据时钟源频率及第一级时钟芯片a工作频率，设计时选择外部输入直接连接时钟芯片a或者经过锁相环倍频再连接到时钟芯片a，从而采取直接分频或者利用锁相环倍频再使用的措施，同时选定时钟芯片a；

步骤三、根据需要输出的时钟频率及时钟通道数决定末级时钟芯片a的数量，及需要锁相环数量，根据所需要输出时钟频率的最小公倍数确定需要选用的锁相环工作频率；

步骤四、根据系统需要输出时钟通道数及第一级时钟芯片a输出频率，选定时钟芯片b，并通过多级时钟芯片b级联，将第一级时钟芯片输出多路以扩大时钟输出规模；

步骤五、第一级时钟芯片输出一路时钟到fpga，fpga根据该时钟产生同步信号，控制最末级所有时钟输出同步，该时钟是通过第一级时钟芯片产生，因此该时钟与最末级时钟具有固定相位差；

步骤六、配置多个锁相环生成系统中所有需要输出的时钟频率的最小公倍数，锁相环输出高频时钟直接连接到最末级时钟芯片a；

步骤七、根据系统需要，对末级时钟芯片a的分频器进行配置，保证各个通道按照系统最终需要产生频率；

步骤八、产生同步控制信号，控制时钟芯片a分频器同步，生成保证各通道输出需要频率，并且所有时钟相互同步。

实施例

系统需求，将外部输入500mhz时钟进行调节，实现64通道1ghz时钟同步输出，实现64通道3ghz时钟同步输出，实现384通道125m时钟输出，实现256通道3.125m时钟输出，并且不同频率间时钟保持同步状态。

通过分析所需要时钟，所有所需要时钟频率的最小公倍数为3ghz，因此选择锁相环输出频率最小为3ghz；选择时钟芯片a每通道输出为14路，最大工作频率为3.2ghz，根据需要的时钟通道数，时钟系统中最末级需要64个时钟芯片b，其中32个时钟芯片b输出情况为：2通道3ghz，4通道3.125mhz及6通道125mhz，另外32个时钟芯片b输出情况为：2通道1ghz，4通道3.125mhz及6通道125mhz；因此，最终需要锁相环数目为64路，锁相环前端需要2级时钟进行时钟通道数量的扩充，选定第二级时钟芯片b，其工作频率为100m，输出通道数为14，从而需要第二级时钟芯片b数目为6个；所选用时钟芯片a工作频率为100mhz，外部输入信号频率为500mhz，因此在外部输入源和时钟芯片之间不需要锁相环进行倍频,只需要利用时钟芯片a进行分频

生成多频率同步时钟系统，包括以下步骤：

步骤一、根据外部输入时钟频率，通过fpga配置第一级时钟芯片输出分频比为5，将其所有通道输出频率设置为100mhz；

步骤二、通过fpga芯片产生同步信号，控制第一级时钟芯片所有通道分频器同步；

步骤三、配置2～k级所有时钟芯片只进行时钟输出数量扩充，即所有通道按照输入频率直接输出；

步骤四、配置所有锁相环，输出时钟频率为所有需要时钟频率的最小公倍数，并且锁相环工作在整数频率模式下，锁相环vco不经分频直接输出；

步骤五、配置末级所有时钟芯片分频比，产生系统所需要时钟频率；

步骤六、fpga芯片根据第一级时钟芯片的输入时钟同时产生最末级所有时钟芯片的同步控制信号，进行最末级所有时钟芯片各通道的分频器同步，从而保证系统需要所有时钟达到同步状态。

工作原理：在使用该生成多频率同步时钟系统设计方法时，通过时钟芯片和锁相环及fpga进行配和，实现多通道不同频率时钟输出，并且所有时钟输出保持同步，在时钟进入锁相环之前，采用低频时钟在多级时钟间传输，提高系统稳定性。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。