本申请涉及信道编码领域，更具体地，涉及一种ldpc码的编码的方法和通信装置。
背景技术：
：：在信道编码领域，低密度奇偶校验(low-densityparitycheck,ldpc)码是应用最为成熟和广泛的一种信道编码方案。ldpc码具有接近香浓极限的性能，具有诸多的优点。因此，ieee的802.11n、802.11ac、802.11ax等协议提出将ldpc码作为无线局域网(wirelesslocalareanetwork,wlan)的标准信道编码方案。802.11ac/ax中目前共采纳了ldpc码的12个校验矩阵，其中，码长有3种，每种码长均支持4种码率。发送端设备根据目标码长和码率从12个校验矩阵中选择相应的校验矩阵进行ldpc编码。为了进一步提高通信系统的吞吐率，下一代wlan的标准802.11be提出，在802.11ax的基础上引入增量冗余-混合自动重传(incrementalredundancy-hybridautomaticrepeatrequest,ir-harq)机制。ir-harq机制期望通过重传增加冗余比特，以降低信道编码速率，从而提高接收端解码的成功率，获得更好的解码效果。但是，目前wlan标准所采纳的上述编码方案，无法满足在ir-harq机制中通过重传不断增加冗余比特，从而降低信道编码速率的需求。技术实现要素：本申请提供一种ldpc码的编码的方法和通信装置，可以满足ir-harq机制中通过重传增加冗余比特，使得信道编码速率降低，从而能够提高ldpc码的解码性能。第一方面，本申请提供一种ldpc码的编码的方法，该方法包括：根据第一校验矩阵，对信息比特序列进行低密度奇偶校验ldpc编码，得到第一码率的第一码字，其中，所述第一校验矩阵是从母矩阵中读取i行j列得到的，所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵，所述基础矩阵位于所述母矩阵的左上角位置，所述扩展矩阵位于所述母矩阵的左下角位置，所述第一固定矩阵位于所述母矩阵的右上角位置，所述第二固定矩阵位于所述母矩阵的右下角位置，所述基础矩阵和所述第一固定矩阵的行数相等，所述扩展矩阵和所述第二固定矩阵的行数相等，所述扩展矩阵的列数和所述基础矩阵的列数相等，所述第一固定矩阵和所述第二固定矩阵的列数相等，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数；发送所述第一码字。本申请的技术方案中，通过将ldpc码的一个校验矩阵作为基础矩阵，对其扩展得到可以兼容多种码率的母矩阵。从母矩阵中读取的不同大小的校验矩阵对应不同的码率。在进行ldpc编码时，发送端设备从母矩阵中读取所需码率对应的校验矩阵，并根据读取的校验矩阵对信息比特序列进行ldpc编码。在ir-harq机制中，在重传时读取更低码率(相对于首次传输的码率)对应的校验矩阵对信息比特序列进行编码，可以获得更多数量的冗余比特，从而使得信道编码速率降低。可以理解的是，由于信道编码率降低，使得接收端设备解码的成功率提高，由此可以减少重传次数，并降低了重传的时延。结合第一方面，在第一方面的某些实现方式中，所述方法还包括：接收重传指示信息；根据第二校验矩阵，对所述信息比特序列进行ldpc编码，得到第二码率的第二码字，其中，所述第二校验矩阵是从所述母矩阵中读取w行z列得到的，w＝p+h,z＝q+h,h>k，其中，w,z和h均为正整数；发送所述第二码字。第二方面，本申请提供一种ldpc码的译码的方法，该方法包括：接收来自于发送端设备的第一信道接收序列；根据第一校验矩阵，对第一信道接收序列对应的第一llr序列进行译码，其中，所述第一校验矩阵是从母矩阵中读取i行j列得到的，所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵，所述基础矩阵位于所述母矩阵的左上角位置，所述扩展矩阵位于所述母矩阵的左下角位置，所述第一固定矩阵位于所述母矩阵的右上角位置，所述第二固定矩阵位于所述母矩阵的右下角位置，所述基础矩阵和所述第一固定矩阵的行数相等，所述扩展矩阵和所述第二固定矩阵的行数相等，所述扩展矩阵的列数和所述基础矩阵的列数相等，所述第一固定矩阵和所述第二固定矩阵的列数相等，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数；在根据所述第一校验矩阵对所述第一llr序列译码成功的情况下，输出译码结果。结合第二方面，在第二方面的某些实现方式中，该方法还包括：在根据所述第一校验矩阵对所述第一llr序列译码失败的情况下，向所述发送端设备发送重传指示信息；接收来自于所述发送端设备的第二信道接收序列；根据第二校验矩阵，对合并后的llr序列进行译码，其中，所述合并后的llr序列是将所述第二信道接收序列对应的第二llr序列与所述第一llr序列和合并得到的，所述第二校验矩阵是从所述母矩阵中读取w行z列得到的，w＝p+h,z＝q+h,h>k，其中，w,z和h均为正整数。在第一方面或第二方面的某些实现方式中，所述基础矩阵对应的码率为1/2，所述母矩阵如下式所示：其中，h(1/2)为所述母矩阵，hmc(1/2)为所述基础矩阵，hir(1/2)为所述扩展矩阵，所述hir(1/2)的大小为r行24列，1/2表示码率，012×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述012×r表示大小为12行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，k≤r，r为整数；hmc(1/2)参见说明书中所示。在一种实现方式中，hir(1/2)从第一矩阵中读取r行24列得到，第一矩阵大小为100行24列，hir(1/2)的所述r行为第一矩阵的所述100行中的任意r行，第一矩阵可以通过表a表示。在另一种实现方式中，hir(1/2)从第二矩阵中读取r行24列得到，第二矩阵大小为100行24列，hir(1/2)的所述r行为第二矩阵的所述100行中的任意r行，第二矩阵可以通过表b表示。在第一方面或第二方面的某些实现方式中，所述基础矩阵对应的码率为2/3，所述母矩阵如下式所示：其中，h(2/3)为所述母矩阵，hmc(2/3)为所述基础矩阵，hir(2/3)为所述扩展矩阵，所述hir(2/3)的大小为r行8列，2/3表示码率，08×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述08×r表示大小为8行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，k≤r，r为整数；hmc(2/3)参见说明书中所示。在一种实现方式中，hir(2/3)从第三矩阵中读取r行24列得到，第三矩阵大小为100行24列，hir(2/3)的所述r行为第三矩阵的所述100行中的任意r行，第三矩阵可以通过表c表示。在另一种实现方式中，hir(2/3)从第四矩阵中读取r行24列得到，第四矩阵大小为100行24列，hir(2/3)的所述r行为第四矩阵的所述100行中的任意r行，第四矩阵可以通过表d表示。在第一方面或第二方面的某些实现方式中，所述基础矩阵对应的码率为3/4，所述母矩阵如下式所示：其中，h(3/4)为所述母矩阵，hmc(3/4)为所述基础矩阵，hir(3/4)为所述扩展矩阵，hir(3/4)的大小为r行24列，3/4表示码率，06×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述06×r表示大小为6行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，k≤r，r为整数；hmc(3/4)参见说明书中所示。在一种实现方式中，hir(3/4)从第五矩阵中读取r行24列得到，第五矩阵大小为100行24列，hir(2/3)的所述r行为第五矩阵的所述100行中的任意r行，第五矩阵可以通过表e表示。在一种实现方式中，hir(3/4)从第六矩阵中读取r行24列得到，第六矩阵大小为100行24列，hir(2/3)的所述r行为第六矩阵的所述100行中的任意r行，第六矩阵可以通过表f表示。在第一方面或第二方面的某些实现方式中，所述基础矩阵对应的码率为5/6，所述母矩阵如下式所示：其中，h(5/6)为所述母矩阵，hmc(5/6)为所述基础矩阵，hir(5/6)为所述扩展矩阵，所述hir(5/6)的大小为r行24列，5/6表示码率，04×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述04×r表示大小为4行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，k≤r，r为整数；hmc(5/6)参见说明书中所示。在一种实现方式中，hir(5/6)从第七矩阵中读取r行24列得到，第七矩阵大小为100行24列，hir(5/6)的所述r行为第七矩阵的所述100行中的任意r行，第七矩阵可以通过表g表示。在另一种实现方式中，hir(5/6)从第八矩阵中读取r行24列得到，第八矩阵大小为100行24列，hir(5/6)的所述r行为第八矩阵的所述100行中的任意r行，第八矩阵可以通过表h表示。以上，表a对应说明书中的表1，表b对应表4，表c对应表5，表d对应表6，表e对应表7，表f对应表8，表g对应表9，表h对应表10。第三方面，本申请提供一种通信装置，用于执行第一方面或第一方面的任意可能的实现方式中的方法。具体地，该通信装置包括具有执行第一方面或第一方面的任意可能的实现方式中的方法的相应单元。在一种实现中，该通信装置可以包括存储器和处理器。其中，存储器用于存储计算机程序或指令，处理器从存储器中读取并运行该计算机程序或指令，使得第一方面或其任意可能的实现方式的方法被实现。可选地，上述存储器和处理器可以是物理上互相独立的单元，或者也可以集成在一起。在另一种实现中，该通信装置包括输入接口电路、逻辑电路和输出接口电路。其中，输入接口电路，用于获取待编码的信息比特序列；逻辑电路，用于执行第一方面或其任意可能的实现方式中的ldpc编码的方法，得到相应码率的码字；输出接口电路，用于输出所述码字。可选地，输入接口电路和输出接口电路可以集成在一起，称为接口电路。第四方面，本申请提供一种通信装置，用于执行第二方面或第二方面的任意可能的实现方式中的方法。具体地，该通信装置包括具有执行第二方面或第二方面的任意可能的实现方式中的方法的相应单元。在一种实现中，该通信装置可以包括存储器和处理器。其中，存储器用于存储计算机程序或指令，处理器从存储器中读取并运行该计算机程序或指令，使得第二方面或其任意可能的实现方式的方法被实现。可选地，上述存储器和处理器可以是物理上互相独立的单元，或者也可以集成在一起。在另一种实现中，该通信装置包括输入接口电路、逻辑电路和输出接口电路。其中，输入接口电路，用于获取待编码的信息比特序列；逻辑电路，用于执行第二方面或其任意可能的实现方式中的ldpc编码的方法，得到相应码率的码字；输出接口电路，用于输出所述码字。可选地，输入接口电路和输出接口电路可以集成在一起，称为接口电路。第五方面，本申请提供一种通信装置，包括接口电路和处理器，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器运行所述计算机代码或指令，第一方面或其任意实现方式中的方法被实现。第六方面，本申请提供一种通信装置，包括接口电路和处理器，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器运行所述计算机代码或指令，第二方面或其任意实现方式中的方法被实现。第七方面，本申请提供一种通信设备，包括至少一个处理器，所述至少一个处理器与至少一个存储器耦合，所述至少一个存储器用于存储计算机程序或指令，所述至少一个处理器用于从所述至少一个存储器中调用并运行该计算机程序或指令，使得第一方面或其任意可能的实现方式中的方法被实现。第八方面，本申请提供一种通信设备，包括至少一个处理器，所述至少一个处理器与至少一个存储器耦合，所述至少一个存储器用于存储计算机程序或指令，所述至少一个处理器用于从所述至少一个存储器中调用并运行该计算机程序或指令，使得第一方面或其任意可能的实现方式中的方法被实现。第九方面，本申请提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机指令，当所述计算机指令在计算机上运行时，上述第一方面或其任意可能的实现方式中的方法被实现。第十方面，本申请提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机指令，当所述计算机指令在计算机上运行时，上述第二方面或其任意可能的实现方式中的方法被实现。第十一方面，本申请提供一种计算机程序产品，包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，上述第一方面或其任意可能的实现方式中的方法被实现。第十二方面，本申请提供一种计算机程序产品，包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，上述第一方面或其任意可能的实现方式中的方法被实现。第十三方面，本申请提供一种无线通信系统，包括第七方面的通信设备以及第八方面的通信设备。附图说明图1为ldpc码的校验矩阵h。图2为ldpc码的校验矩阵h的tanner图。图3的(a)和(b)为适用于本申请实施例的系统架构图。图4为本申请提供的ldpc码的编码的方法400的流程图。图5为对hmc(5/6)进行扩展得到的校验矩阵的一个示例。图6为本申请提供的ldpc码的编码的方法的一个示例。图7为本申请提供的ldpc码的编码和译码的流程图。图8示出了本申请一个实施例在各兼容码率下的性能曲线。图9示出了本申请另一个实施例在各兼容码率下的性能曲线。图10为本申请提供的通信装置600的示意性框图。图11为本申请提供的通信装置800的示意性框图。具体实施方式下面将结合附图，对本申请中的技术方案进行描述。在信道编码领域，低密度奇偶校验(low-densityparitycheck,ldpc)码是应用最为成熟和广泛的一种信道编码方案。ldpc码具有接近香浓极限的性能，具有诸多的优点，例如，不需要深度交织即可获得较好的误码性能、具有较好的误帧率性能、支持并行译码从而译码时延小等。因此，ieee的802.11n、802.11ac、802.11ax等协议提出将ldpc码作为无线局域网(wirelesslocalareanetwork,wlan)的标准信道编码方案。在wlan的802.11ax之后的下一代标准802.11be中，提出引入混合自动重传请求机制(harq)机制，以进一步提高系统的吞吐率。在harq机制中，接收端未正确解码发送端发送的数据的情况下，将未正确接收的数据保存，并请求发送端重传数据。接收端将重传的数据和之前保存的数据进行合并后再解码、这个过程具有一定的分集增益，可以减少重传次数，降低时延。harq机制可以认为追逐合并(chasecombine,cc)和增量冗余(incrementalredundancy,ir-harq)两种类型。在单纯的harq机制中，接收端对于未正确接收的数据包是直接丢弃的。但实际上，这些未正确接收的数据包虽然不能独立地正确解码，但是它们依然包含了部分有用的信息。对于cc-harq，cc的过程就是利用这部分信息，将未正确接收的数据包保存在存储器中，与重传的数据包合并在一起进行译码，提高了传输效率。irharq机制，是指发送端在初次传输时发送信息比特和一部分冗余比特，并在重传中发送额外的冗余比特。如果初次传输没有正确解码，则发送端通过重传更多的冗余比特降低信道的码率，从而提高解码的成功率。接收端结合第一次重传的冗余比特如果仍然不能正确解码，则发送端再次进行重传。随着重传次数的增加，冗余比特不断增加，信达编码率不断降低，从而可以获得更好的解码效果。若wlan的下一代标准引入irharq机制，则需要可以兼容多种速率的ldpc编码方案来支持，才能够在重传的时候引入新的增量冗余比特。为了便于理解本申请的方案，首先对ldpc码的相关概念进行介绍。ldpc码是一种线性分组码，其校验矩阵是一种稀疏矩阵。ldpc码的校验矩阵中零元素的个数远远多于非零元素的个数，或者说，校验矩阵的行重和列重与ldpc码的码长相比是很小的数。其中，信息比特序列的长度等于k、码长等于n的ldpc码，可以由其校验矩阵唯一确定。tanner在1981年将ldpc码的码字用图的方式表示了出来，现在将这种图称为tanner图，tanner图和校验矩阵一一对应。tanner图由两类顶点组成，一类顶点代表码字比特，称为变量节点，另一类顶点为校验节点，代表校验约束关系，每个校验节点代表一个校验约束关系，下面结合图1和图2进行说明。参见图1，图1为ldpc码的校验矩阵h。图1中，{vi}表示变量节点集，{ci}表示校验节点集。校验矩阵h的每行代表一个校验方程，每列代表一个码字比特。图1中，变量节点为8个，校验节点为4个。如果一个码字比特包含在相应的校验方程中，就用一条连线将所涉及的比特节点和校验节点连起来，得到tanner图。参见图2，图2为ldpc码的校验矩阵h的tanner图。如图2所示，tanner图表示的即是ldpc码的校验矩阵。例如，对于大小为m行n列的校验矩阵h，tanner图中包含两类节点，分别为n个比特节点和m个校验节点。其中，所述n个比特节点分别和校验矩阵h的n个列对应，所述m个校验节点分别和校验矩阵h的m个行对应。tanner图中的循环是由互相连接在一起的顶点组成，循环以这群顶点中的一个顶点同时作为起点和终点，且只经过每个节点一次。循环的长度定义为它所包含的连线的数量，而图形的围长也可以称作图形的尺寸，定义为图中最小的循环长度，如图2中，围长为6，如图2中加黑连线所示。其中，ieee802.11ac以及802.11ax标准中采用的ldpc码为准循环低密度奇偶校验(quasi-cycliclowdensityparitycheck，qc-ldpc)码。qc-ldpc码是一类结构化的ldpc码。由于其校验矩阵的独特结构，编码时可以利用简单的反馈移位寄存器实现，降低ldpc码的编码复杂度。ieee802.11ac和802.11ax共采纳了12个ldpc码的校验矩阵，其中支持3种码长，该3种码长分别为648、1296和1944。每种码长均支持4种不同的码率，分别为1/2，2/3，3/4和5/6。其中，所述12个校验矩阵的校验比特部分都具有相同的结构。例如，802.11ac中码长为1944，码率为5/6的ldpc码的校验矩阵h如下所示：可以看出，h的大小为4行24列，矩阵的每个元素表示一个z＝n/24阶的方阵，矩阵中的0表示一个大小为z×z的全零方阵，pzi表示循环置换矩阵，i表示循环移位值，其中，0≤i≤z-1，i为整数。另外，矩阵中的“-”表示全零矩阵，“0”表示单位矩阵。例如，pz1如下所示：wlan中进行ldpc码的编码时，发送端根据目标码长和目标码率，在上述12个校验矩阵中选择相应的校验矩阵。其中，所述12个校验矩阵互不相同。为了提高wlan的传输可靠性，ieee802.11be标准在之前的802.11ax标准的基础上引入了ir-harq机制。针对ir-harq机制，为了获得更高的吞吐率，需要在wlan中引入速率兼容的ldpc码，以在重传时获得增量冗余比特。从而，接收端通过合并首次接收的比特以及重传的增量冗余比特以获得性能增益。下面结合本申请提供的技术方案。本申请的技术方案主要适用于无线通信系统，该无线通信系统可以遵从第三代合作伙伴计划(thirdgenerationpartnershipproject,3gpp)的无线通信标准，也可以遵从其它无线通信标准，例如，电气电子工程师学会(instituteofelectricalandelectronicsengineers，ieee)的802系列(例如，802.11，802.15，或者802.20)的无线通信标准。参见图3，图3的(a)和(b)为适用于本申请实施例的系统架构图。该无线通信系统包括至少一个网络设备以及一个或多个终端设备。所述至少一个网络设备以及一个或多个终端设备采用无线通信技术进行通信。例如，图3的(a)示出了一个网络设备与单个终端设备之间进行通信。图3的(b)中示出了一个网络设备与多个终端设备进行通信。可选地，以上网络设备与终端设备之间的通信又可以包括网络设备向终端设备发送信号的下行传输，以及终端设备向网络设备发送信号的上行传输，本文不作限定。本申请实施例涉及的终端设备，也称为用户设备(userequipment,ue)、终端(terminal)、移动电话(mobilephone)，平板电脑(tabletcomputer)，膝上型电脑(laptopcomputer)、可穿戴设备(例如，智能手表、智能手环、智能头盔、智能眼镜等)，以及其他具备无线接入能力的设备，例如，智能汽车，各种物联网(internetofthing，iot)设备，包括各种智能家居设备(例如，智能电表和智能家电)以及智能城市设备(例如，安防或监控设备，智能道路交通设施)、5g系统或者以后的通信系统中的终端设备等。本申请实施例涉及的网络设备，可以为基站，基站有时也称为无线接入点(accesspoint,ap)、发送接收点(transmissionreceptionpoint,trp)或发送节点(transmissionpoint,tp)。可选地，基站可以是第五代(5thgeneration,5g)系统中的通用节点b(generationnodeb,gnb)、长期演进(longtermevolution,lte)系统中的演进节点b(evolutionalnodeb,enb)。此外，根据基站的物理形态或发射功率的不同，基站可被分为宏基站(macrobasestation)或微基站(microbasestation)。微基站有时也被称为小基站或小小区(smallcell)。此外，网络设备还可以为构成gnb或trp的网络节点，例如，基带单元(buildingbasebandunit,bbu)、集中式单元(centralizedunit,cu)或分布式单元(distributedunit,du)等。参见图4，图4为本申请提供的ldpc码的编码的方法400的流程图。可选地，方法400可以由发送端设备执行，也可以由设置于发送端设备内的芯片或电路系统等执行。所述电路系统例如可以为集成电路、逻辑电路。所述芯片例如可以是片上系统(systemonachip,soc)芯片或者基带调制解调(modem)芯片，本文不作限定。下文以发送端设备为例进行说明。发送端设备可以为终端设备或者网络设备。应理解，本申请实施例中的发送端设备也即编码设备。410、发送端设备根据第一校验矩阵，对信息比特序列进行ldpc编码，得到第一码率的第一码字。其中，第一校验矩阵是从母矩阵中读取i行j列得到的。所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵。所述基础矩阵位于母矩阵的左上角位置，扩展矩阵位于母矩阵的左下角位置，第一固定矩阵位于母矩阵的右上角位置，第二固定矩阵位于母矩阵的右下角位置。其中，基础矩阵的列数和扩展矩阵的列数相等，第一固定矩阵的列数和第二固定矩阵的列数相等。基础矩阵的行数和第一固定矩阵的行数相等，扩展矩阵的行数和第二固定矩阵的行数相等。具体地，第一固定矩阵为全零矩阵，第二固定矩阵为单位矩阵。换句话说，母矩阵是一个较大的矩阵，从母矩阵中可以读取不同大小的校验矩阵。不同大小的校验矩阵对应不同的码率。第一校验矩阵是从母矩阵中读取i行j列得到的，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数；可选地，当k＝0时，第一校验矩阵即为基础矩阵。当k>0时，第一校验矩阵包含基础矩阵，并将基础矩阵向右扩展k列，在此基础上向下扩展k行得到的，k>0且k为整数。例如，k＝1,2,4,50等。从不母矩阵中读取的不同大小的校验矩阵对应不同的码率。例如，从母矩阵中读取基础矩阵的情况下，基础矩阵即为第一校验矩阵，此种情况下，第一校验矩阵对应的码率最大。在读取整个母矩阵的情况下，母矩阵即为第一校验矩阵，此种情况下，第一校验矩阵对应的码率最小。为了方便描述，下文将第一校验矩阵为基础矩阵时对应码率称为最大码率，将第一校验矩阵为母矩阵时对应码率称为最小码率。其中，位于最大码率和最小码率之间的任意一个码率对应的校验矩阵，可以从母矩阵中读取得到。或者，当k取不同的数值时，采用第一校验矩阵对信息比特序列进行编码得到不同码率的第一码字。420、发送端设备发送所述第一码字。对信息比特序列进行ldpc编码，得到第一码字之后，发送端设备发送第一码字。本申请实施例中，通过对基础矩阵进行扩展，得到不同码率对应的校验矩阵，由于这些不同码率的校验矩阵是在基础矩阵保持固定的基础上扩展得到的，采用这些校验矩阵进行ldpc编码，不仅可以兼容多种码率，而且可以获得分集增益，从而提升编码性能。在本申请实施例中，针对码长为1944，码率分别为1/2、2/3、3/4以及5/6的ldpc码，对其校验矩阵(也即，基础矩阵)进行扩展，得到母矩阵。母矩阵最高可以支持的码率分别为1/2、2/3、3/4以及5/6，也即上文所说的最大码率。母矩阵可支持的最低码率分别为12/124＝0.097，16/124＝0.129，18/124＝0.145，20/124＝0.161，也即上文所说的最小码率。下面给出母矩阵的几个示例。为了描述上的简洁，首先给出wlan中采用的码长为1944，码率分别为1/2、2/3、3/4以及5/6的ldpc码的校验矩阵。以hmc(1/2)为例，hmc(1/2)为大小为12行24列的矩阵，其中，矩阵中的每个元素表示一个z＝n/24阶的方阵。其中，0表示大小为z×z的全零方阵。矩阵中的每一项i表示一个z×z的循环置换矩阵，i表示循环移位值。例如，n＝1944，则z＝1944/24＝81。矩阵中i＝0的元素表示大小为81×81的单位阵。又例如，i＝1的元素表示大小为81×81的循环移位矩阵：这里，校验矩阵hmc(2/3)、hmc(3/4)以及hmc(5/6)中元素的含义，和上文介绍的hmc(1/2)中各元素的含义相同，不再赘述。本申请实施例，先固定基础矩阵的位置，再对其逐行逐列进行扩展。每向右扩展一列，同时向下扩展一行，寻求ldpc码的最优性能，使其当前码率下最优，得到一个扩展后的矩阵。之后，将扩展后的矩阵再向右扩展一行，同时向下扩展一列，寻求ldpc码的最优性能，使其当前码率下最优，以此类推，逐步扩展，得到母矩阵。例如，hmc(5/6)对应的码率为5/6，若想通过对基础矩阵hmc(5/6)进行扩展，以获得更低码率，用于在ir-harq机制的重传过程中增加增量冗余比特，则可以按照所需码率对hmc(5/6)进行扩展。例如，若需要将码率由hmc(5/6)对应的5/6降低为4/7，或者，需要在hmc(5/6)的基础上再增加324个增量冗余比特，则需要按照h(5/6)将hmc(5/6)向右扩展若干列，同时将向下扩展若干行，扩展后得到的校验矩阵如图5所示。参见图5，图5为对hmc(5/6)进行扩展得到的校验矩阵的一个示例。如图5所示，矩阵的左上角位置为矩阵hmc(5/6)，将hmc(5/6)向右扩展4列，同时将hmc(5/6)向下扩展4行，得到图5所示的母矩阵。图5中的每个空白格子表示大小为81×81的全零矩阵，母矩阵的左上角位置是大小为4×24的矩阵hmc(5/6)，右上角为第一固定矩阵，第一固定矩阵是一个大小为4×4的全零矩阵。母矩阵的左下角为矩阵hir(5/6)，母矩阵的右下角为第二固定矩阵，固定矩阵是大小为4×4的单位矩阵。扩展之后得到的矩阵的大小为8×28，如图5所示的整个矩阵。上文已经介绍过，码长为n＝1944，对hmc(5/6)进行扩展，得到的扩展后的矩阵中的每个元素是大小为81×81的循环移位矩阵，因此，将图5所示的矩阵展开，得到母矩阵，母矩阵的实际大小应该为648×2268。上面以对hmc(5/6)进行扩展，使得校验矩阵对应的码率从5/6下降为4/7。如果需要4/7之外的其余码率对应的校验矩阵，发送端设备则在母矩阵h(5/6)的左上角位置读取相应大小的矩阵作为校验矩阵即可。例如，若除了hmc(5/6)对应的ldpc码的码字比特之外，还需要生成81·v个增量冗余比特，则所从图5所示的母矩阵h(5/6)中读取大小为(4+v)×(24+v)的矩阵作为校验矩阵。其中，v为正整数。以上以码率为5/6对应的校验矩阵hmc(5/6)作为示例，对从基础矩阵到母矩阵的扩展过程进行了介绍，其它码率对应的基础矩阵的扩展过程也是基于相同的设计构思。下文分别针对码率1/2,2/3,3/4,5/6的校验矩阵，分别说明扩展得到的母矩阵。在一个实施例中，对码率为1/2的基础矩阵进行扩展，扩展得到的母矩阵如式(1)所示：式(1)中，h(1/2)为所述母矩阵，hmc(1/2)为所述基础矩阵，hir(1/2)为所述扩展矩阵，所述hir(1/2)的大小为r行24列，1/2表示码率，012×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述012×r表示大小为12行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，r为整数。其中，hmc(1/2)可以参见上文。需要的注意的是，h(1/2)表示母矩阵，表示该母矩阵是以码率为1/2的校验矩阵作为基础矩阵扩展得到的。如下表1代表一个大小为100行24列的矩阵，下文称为第一矩阵。hir(1/2)是从第一矩阵中读取r行24列得到的，所述r行为第一矩阵的所述100行中的任意r行。换句话说，从表1所表示的第一矩阵的100行中读取r行24列，即为hir(1/2)。应理解，读取第一矩阵的r行，所述r行在第一矩阵中对应的24列的元素也唯一确定，由此构成的矩阵即为hir(1/2)。其中，表1如下所示：表1其中，表1中，d所在的列中自上而下的第m个元素表示第一矩阵的第m行的行重，第一矩阵的第m行中自左向右的第n个元素(a,b)表示第一矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第一矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5},m,n,a和b均为正整数。应理解，第一矩阵的第m行的行重，表示第一矩阵的第m行中元素“1”的个数。例如，表1中的第一列从上往下的第1个元素的数值为5，表示第一矩阵的第一行的行重为5。其中，第一行从左向右的第1个元素为(0,22)，表示第一矩阵的第1行中第(0+1)列的循环移位矩阵的循环移位值为22。第一矩阵的第一行的其余列的元素表示全零矩阵。又例如，表1中，第一列从上往下的第10个元素为4，表示第一矩阵的第10行的行重为5。其中，第10行从左向右的第3个元素为(8,78)，表示第一矩阵的第(8+3)列的循环移位值为78，也即第一矩阵的第10行中的第11列的循环移位矩阵的循环移位值为78。第一矩阵的第10行中的其余列的元素表示全零矩阵。可选地，在一个实施例中，对hmc(1/2)向右扩展100列，同时，向下扩展100行，得到的母矩阵如式(2)所示：其中，式(2)中，h(1/2)为母矩阵，hmc(1/2)表示大小为12行24列的基础矩阵，参见上文。hir(1/2)为扩展矩阵，1/2表示码率，012×100为第一固定矩阵，i12×100为第二固定矩阵。具体地，012×100表示大小为12行100列的全零矩阵，i100×100表示大小为100行100列的单位矩阵。可以理解的是，当式(1)中的r＝100时，则得到式(2)，式(2)中的hir(1/2)如表1所示，其大小为100行24列。可选地，当1≤r<100时，根据表1可以确定大小为r行24列的hir(1/2)，进一步根据hmc(1/2)、012×r和ir×r，可以得到一个大小为(12+100)行(24+100)列的母矩阵。具体地，hir(1/2)的r行可以从表1中读取r行24列得到。在一个实施例中，从表1中按照行的索引从小到大的顺序读取r行24列，作为hir(1/2)，其中，所述r行是第一矩阵中行索引连续的r行。例如，r＝4时，从表1所表示的第一矩阵中读取4行24列，作为hir(1/2)，所述4行为第一矩阵的第1行至第4行，如表2所示：表2又例如，r＝50时，hir(1/2)是大小为50×24的矩阵。按照行索引从小到大的顺序，读取第一矩阵的50行24列，得到hir(1/2)。其中，该50行为第一矩阵的第1行至第50行，此时，hir(1/2)如表3所示：表3可选地，在另一个实施例中，按照其它的读取规则，从表1中读取r行作为hir(1/2)的所述r行。例如，从表1中的100行随机读取4行，或者，从索引为偶数的行中随机读取4行等。可选地，在另一个实施例中，如下表4代表一个大小为100行24列的矩阵，下文称为第二矩阵。从第二矩阵读取r行24列，得到hir(1/2)，其中，所述r行为第二矩阵的所述100行中的任意r行。其中，表4如下所示：表4其中，表4中，d所在的列中自上而下的第m个元素表示第二矩阵的第m行的行重，第二矩阵的第m行中自左向右的第n个元素(a,b)表示第二矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第二矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5},m,a和b均为正整数。在另一个实施例中，以hmc(2/3)作为基础矩阵进行扩展，得到的母矩阵可以如式(3)所示：其中，h(2/3)为所述母矩阵，hmc(2/3)为所述基础矩阵，hir(2/3)为所述扩展矩阵，所述hir(2/3)的大小为r行8列，2/3表示码率，08×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述08×r表示大小为8行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，k≤r，r为整数。hmc(2/3)参见上文。可选地，hir(2/3)可以从表5或表6中读取r行得到。在一种实现中，从表5或表6中按照行索引从上向下的顺序，读取r行。在另一些实施例中，从表5或表6中任意读取r行，得到所述hir(2/3)。表5其中，表5中，d所在的列中自上而下的第m个元素表示第三矩阵的第m行的行重，第三矩阵的第m行中自左向右的第n个元素(a,b)表示第三矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第三矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5，6,7},m,a和b均为正整数。表6其中，表6中，d所在的列中自上而下的第m个元素表示第四矩阵的第m行的行重，第四矩阵的第m行中自左向右的第n个元素(a,b)表示第四矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第四矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5},m,a和b均为正整数。可选地，在一个实施例中，对hmc(2/3)向右扩展100列，同时，向下扩展100行，得到的母矩阵如式(4)所示：其中，hmc(2/3)可以如表5所表示的第三矩阵，或者如表6所表示的第四矩阵，其大小为100行24列。可选地，在一个实施例中，将hmc(3/4)作为基础矩阵进行扩展，得到的母矩阵如式(5)所示：式(1)中，h(3/4)为所述母矩阵，hmc(3/4)为所述基础矩阵，hir(3/4)为所述扩展矩阵，所述hir(3/4)的大小为r行24列，3/4表示码率，012×r为所述第一固定矩阵，ir×r为所述第二固定矩阵。所述06×r表示大小为12行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，r为整数。其中，hmc(3/4)可以参见上文。如下表7代表一个大小为100行24列的矩阵，下文称为第五矩阵。从第五矩阵中读取r行24列，得到hir(3/4)。其中，所述r行为所述100行中的任意r行。可选地，所述r行为第五矩阵的100行中的前50行。其中，表7如下所示：表7其中，表7中，d所在的列中自上而下的第m个元素表示第五矩阵的第m行的行重，第五矩阵的第m行中自左向右的第n个元素(a,b)表示第五矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第五矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5,6,7,8,9},m,a和b均为正整数。表8其中，表8中，d所在的列中自上而下的第m个元素表示第六矩阵的第m行的行重，第六矩阵的第m行中自左向右的第n个元素(a,b)表示第六矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第六矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5},m,a和b均为正整数。可选地，在一个实施例中，对hir(3/4)向右扩展100列，同时，向下扩展100行，得到的母矩阵如式(6)所示：其中，h(3/4)为母矩阵，hmc(3/4)为基础矩阵，hir(3/4)为扩展矩阵，3/4表示码率，06×100和i100×100为固定矩阵，06×100表示大小为6行100列的全零矩阵，i100×100表示大小为100行100列的单位矩阵，hir(3/4)可以如表7所表示的第五矩阵，或者如表8所表示的第六矩阵。可选地，在一个实施例中，将hmc(5/6)作为基础矩阵进行扩展，得到的母矩阵可以如式(7)所示：其中，h(5/6)为所述母矩阵，hmc(5/6)为所述基础矩阵，hir(5/6)为所述扩展矩阵，所述hir(5/6)的大小为r行24列，5/6表示码率，012×r为所述第一固定矩阵，ir×r为所述第二固定矩阵，所述04×r表示大小为12行r列的全零矩阵，所述ir×r表示大小为r行r列的单位矩阵，r≥1，r为整数。其中，hmc(5/6)可以参见上文。如下表9代表一个大小为100行24列的矩阵，称为第七矩阵。从第七矩阵的100行中读取r行，得到hir(5/6)。其中，表9如下所示：表9其中，表9中，d所在的列中自上而下的第m个元素表示第七矩阵的第m行的行重，第七矩阵的第m行中自左向右的第n个元素(a,b)表示第七矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第七矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5,6,7,8,9,10,11},m,n,a和b均为正整数。可选地，在另一个实施例中，如下表10代表一个大小为100行24列的矩阵，称为第八矩阵。从第八矩阵的100行中读取r行24列，得到hir(5/6)。可选地，所述r列为第八矩阵的任意r行。可选地，所述r行为第八矩阵的第1行至第r行。其中，表10如下所示：表10其中，表10中，d所在的列中自上而下的第m个元素表示第八矩阵的第m行的行重，第八矩阵的第m行中自左向右的第n个元素(a,b)表示第八矩阵的第m行中的第(a+n)列的循环移位矩阵的循环移位系数为b，第八矩阵的其余位置均为全零矩阵，n∈{1,2,3,4,5,6,7,8,9,10,11},m,n,a和b均为正整数。可选地，在一个实施例中，对hmc(5/6)向右扩展100列，同时，向下扩展100行，得到的母矩阵如式(8)所示：其中，式(2)中，h(5/6)为母矩阵，hmc(5/6)表示大小为12行24列的基础矩阵，hir(5/6)为扩展矩阵，5/6表示码率，04×100为第一固定矩阵，i100×100为第二固定矩阵。具体地，012×100表示大小为12行100列的全零矩阵，i100×100表示大小为100行100列的单位矩阵。hir(5/6)可以如表9所表示的第七矩阵，或者可以如表10所表示的第八矩阵。以上，对本申请提供的母矩阵进行了说明。基于不同码率扩展得到的母矩阵，在ir-harq机制中，通过重传增量冗余比特，可以降低信道编码率，以提高接收端设备的接收成功率。下面进行举例说明。参见图6，图6为本申请提供的ldpc码的编码的方法的一个示例。601、发送端设备根据第一校验矩阵，对信息比特序列进行ldpc编码，得到第一码率的第一码字。其中，第一校验矩阵是从母矩阵中读取i行j列得到的，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数。可选地，母矩阵可以是基于hmc(1/2)扩展得到的h(1/2)、基于hmc(2/3)扩展得到的h(2/3)、基于hmc(3/4)扩展得到的h(3/4)，或者基于hmc(5/6)扩展得到的h(5/6)中的任意一个，不作限定。这里，以式(7)所示的h(5/6)作为母矩阵，其中，hir(5/6)从表10所表示的第八矩阵中读取r行24列得到。其中，所述r行为第八矩阵的第1行至第r行。例如，第一校验矩阵是从4行24列得到的，也即，p＝4,q＝24,k＝0，第一校验矩阵hmc(5/6)。可知，采用第一校验矩阵对信息比特序列进行ldpc编码，得到的第一码字的第一码率为5/6。602、发送端设备发送所述第一码字。603、发送端设备接收来自接收端设备的第一重传指示信息。604、发送端设备根据第二校验矩阵，对所述信息比特序列进行ldpc编码，得到第二码率的第二码字。其中，第二校验矩阵是从所述母矩阵中读取的取w行z列得到的，w＝p+h,z＝q+h,h>k，其中，w,z和h均为正整数。在本申请中，第一校验矩阵和第二校验矩阵是从同一个母矩阵中读取的。例如，从h(5/6)中读取w行z列，其中，p＝4,q＝24，h＝50，也即，从第八矩阵中读取54行74列，得到第二校验矩阵。采用第二校验矩阵对信息比特序列进行ldpc编码，得第二码字。605、发送端设备发送所述第二码字。在图6所示的流程中，第一码字可以是数据的首次传输，第二码字即是数据的首次重传。可以理解的是，如果接收端根据首次接收到的数据，以及重传的数据，仍然未正确解码，接收端设备可以请求发送端设备进行第二次重传。进一步地，方法600还可以包括步骤606-608。606、发送端设备接收来自接收端设备的第二重传指示信息。607、发送端设备根据第三校验矩阵，对信息比特序列进行ldpc编码，得到第三码率的第三码字。其中，第三校验矩阵是从所述母矩阵中读取的。第三校验矩阵的大小可以为(p+y)行(q+y)列，其中，y>h，y为整数。另外，所述(p+y)行为第八矩阵的第1行至第(p+y)行。例如，p＝4,q＝24，y＝100，也即，从第八矩阵中读取104行124列，得到第三校验矩阵。采用第三校验矩阵对信息比特序列进行ldpc编码，得到第三码字。其中，第三码字的码率为20/124。应理解，第三校验矩阵、第二校验矩阵和第一校验矩阵是从同一个母矩阵中读取的。可以看出，随着重传次数的增加，校验比特的数量不断增加，信道编码率不断降低，因此可以提高接收端设备解码的成功率。608、发送端设备发送所述第三码字。下面对图6所示的流程进行举例说明。例如，在步骤601中，发送端设备从母矩阵中读取第一校验矩阵，对长度为k的信息比特序列进行ldpc编码，获得m1个校验比特。发送端设备发送的第一码字的长度为n，n＝k+m1。也即，第一码字包含所述k个信息比特以及所述m1个校验比特。如果接收端设备对第一码字对应的接收码字未正确译码，则请求发送端设备进行重传。在步骤604中，发送端设备从母矩阵中读取第二校验矩阵，采用第二校验矩阵对所述k个信息比特进行ldpc编码，获得所述m1个校验比特。进一步地，根据第二校验矩阵相对于第一校验矩阵所扩展的行和列，对所述(k+m1)个比特进行编码，获得m2个校验比特。接收端设备重传所述m2个校验比特。也即，所述m2个校验比特即为所述第二码字。可选地，在另一种实现中，发送端设备发送第一码字之后，保存所述m1个校验比特。如果第一码字未正确解码，发送端设备进行重传。具体地，发送端设备根据第二校验矩阵，对所述(k+m1)个比特进行ldpc编码，获得所述m2个校验比特。发送端设备发送所述m2个校验比特。在本申请实施例中，在一次传输失败之后，发送端设备通过从母矩阵读取更低码率对应的校验矩阵，并使用该更低码率对应的校验矩阵对信息比特序列进行编码，可以增加冗余比特的数量，使得编码后的码字的码率降低，以提高接收端设备解码的成功率。以此类推，随着重传次数的增加，信道编码率不断降低，直至接收端设备成功解码数据，或者，直至到达设定的最大重传次数。可以理解的是，发送端设备从母矩阵读取更低码率对应的校验矩阵，实际上就是不断对基础矩阵进行扩展，得到一个除了完全包含基础矩阵之外，同时向右扩展获得更多列，以及向下扩展得到更多行的矩阵的过程。例如，以上文式(1)-(8)中示出的母矩阵为例，当发送端设备仅读取基础矩阵作为校验矩阵的情况下，发送端设备对信息比特序列进行ldpc编码得到的码字的码率是最大的。例如，式(1)或式(2)中基础矩阵对应的码率为1/2，式(3)或式(4)中基础矩阵对应的码率为2/3，式(5)或式(6)中基础矩阵对应的码率为3/4，式(7)或式(8)中基础矩阵对应的码率为5/6。当发送端设备读取整个母矩阵作为校验矩阵的情况下，发送端设备对信息比特序列进行ldpc编码得到的码字的码率是最小的。例如，式(2)的母矩阵对应的码率为12/124＝0.097，式(4)的母矩阵对应的码率为16/124＝0.129，式(6)的母矩阵对应的码率为18/124＝0.145，式(8)的母矩阵对应的码率为20/124＝0.161。应理解，本申请提供的母矩阵对于接收端设备的译码也是适用的。针对每一次传输(首次传输或重传)，接收端设备采用和发送端相同的校验矩阵进行译码，下面结合图7进行说明。参见图7，图7为本申请提供的ldpc码的编码和译码的流程图。可选地，方法700中接收端设备执行的操作或处理，可以由接收端设备执行，也可以由设置于接收端设备内的芯片或电路系统等执行。所述电路系统例如可以为集成电路、逻辑电路。所述芯片例如可以是片上系统(systemonachip,soc)芯片、或者基带调制解调(modem)芯片等，本文不作限定。下文以接收端设备为例进行说明。接收端设备可以为终端设备或者网络设备。应理解，本申请实施例中的接收端设备也即编码设备。例如，在上行传输中，发送端设备为终端设备，接收端设备为网络设备。在下行传输中，发送端设备为网络设备，接收端设备为终端设备。710、发送端设备根据第一校验矩阵对信息比特序列进行ldpc编码，得到第一码字。720、发送端设备发送第一码字。接收端设备接收来自发送端设备的第一信道接收序列。其中，步骤710-720参见上文图6中的步骤601-602，这里不再赘述。730、接收端设备确定第一信道接收序列对应的第一对数似然比(likelihoodrate,llr)llr序列，并根据第一校验矩阵，对第一llr序列进行译码。其中，第一校验矩阵是从从母矩阵中读取i行j列得到的。所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵。所述基础矩阵位于母矩阵的左上角位置，扩展矩阵位于母矩阵的左下角位置，第一固定矩阵位于母矩阵的右上角位置，第二固定矩阵位于母矩阵的右下角位置。其中，基础矩阵和扩展矩阵的列数相等，第一固定矩阵和第二固定矩阵的列数相等。基础矩阵的行数和第一固定矩阵的行数相等，扩展矩阵和第二固定矩阵的行数相等，其中，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数。740、如果译码成功，接收端设备输出译码结果。可选地，如果接收端设备译码错误，则接收端设备向发送端设备发送重传指示信息，以请求发送端设备重传，如下文的步骤750-770。此外，如果译码失败，接收端设备保存第一llr序列，以和后续接收到的重传的llr序列合并译码。750、接收端设备向发送端设备发送重传指示信息。发送端设备接收来自接收端设备的重传指示信息。760、发送端设备根据第二校验矩阵，对所述信息比特序列进行ldp编码，得到第二码字。770、发送端设备发送第二码字。相应地，接收端设备接收第二信道接收序列。步骤760-770可以参见图6中的步骤604-605，这里不再赘述。780、接收端设备确定第二信道接收序列对应的第二llr序列，并根据第二校验矩阵对合并后的llr序列进行译码。其中，合并后的llr序列是指将第一llr序列和重传的第二llr序列合并得到的。具体地，第一llr序列和第二llr序列是按位合并的。其中，第二llr序列和第一llr序列的相同位置索引上的llr值进行合并，不同索引位置上的llr值继续保留。例如，第一llr序列长度为6，索引位置为1,2,3,4,5，其对应的llr值分别为llr11,llr12,llr13,llr14,llr15。第二llr序列的长度为6，索引位置为3,4,5,6,7，其对应的llr值分别为llr23,llr24，llr25，llr26,llr27。因此，合并后的llr序列则为{llr11,llr12,llr13+llr23,llr14+llr24,llr15+llr25，llr26,llr27}，其中，llr值的加法为二进制加法。其中，第二校验矩阵是从所述母矩阵中w行z列得到的，其中，w＝p+h,z＝q+h,h>k，w,z和h均为正整数。进一步地，如果接收端设备根据第二校验矩阵对合并后的llr序列译码成功，则输出译码结果。如果接收端设备根据第二校验矩阵，对合并后的llr序列译码失败，则执行下一次重传。以此类推，直到译码成功或者达到设定的最大重传次数，则译码失败。可以看出，在一次传输失败之后，发送端设备通过从母矩阵读取更低码率对应的校验矩阵，并使用该更低码率对应的校验矩阵对信息比特序列进行编码，可以增加冗余比特的数量，使得编码后的码字的码率降低。相对应地，对于数据的首次传输，接收端从母矩阵中读取和发送端设备采用的相同的校验矩阵，对接收到的llr序列进行译码。如果首次传输失败，接收端设备从母矩阵中读取和发送端设备重传采用的码率对应的校验矩阵，对合并后的llr序列进行译码。由于重传在信息比特序列的基础上，增加了增量冗余校验比特，信道编码率降低，因此可以提高接收端设备解码的成功率，减少重传次数，降低重传时延，提高译码性能。以上对本申请提供的ldpc编码的方法进行了详细说明。根据本申请提供的编码方法，可以在兼容多种码率。在irharq机制中，可以通过从母矩阵中读取所需码率对应的校验矩阵进行ldpc编码，可以随着重传次数的增加，获得更多的增量冗余比特，从而使得码率不断降低，以提高接收端设备成功解码的概率，提升译码性能。参见图8，图8示出了本申请一个实施例在各兼容码率下的性能曲线。如图8所示，横坐标表示相应的码率，纵坐标表示误帧率(frameerrorratio,fer)等于10-2时所需的信噪比(signalnoiseratio,snr)与相应码率的信道容量之间的距离，即译码阈值与信道容量的距离。其中，在图8的实施例中，码率1/2对应的基础矩阵hmc(1/2)如表1，码率2/3对应的基础矩阵hmc(2/3)如表5，码率3/4对应的基础矩阵hmc(3/4)如表7，码率5/6对应的基础矩阵hmc(5/6)如表9。参见图9，图9示出了本申请另一个实施例在各兼容码率下的性能曲线。如图9所示，横坐标表示相应的码率，纵坐标表示fer等于10-2时所需的snr与相应码率的信道容量之间的距离。其中，在图8的实施例中，码率1/2对应的基础矩阵hmc(1/2)如表4，码率2/3对应的基础矩阵hmc(2/3)如表6，码率3/4对应的基础矩阵hmc(3/4)如表8，码率5/6对应的基础矩阵hmc(5/6)如表10。从图8和图9所示的性能曲线可以看出，采用本申请实施例提供的母矩阵进行ldpc编码，各个码率下的速率兼容方案均接近5gldpc的吞吐率。其中，图8和图9中，5gldpc的吞吐率如图5中的5gnr(bg1)或5gnr(bg2)对应的曲线所示。bg1是指ldpc码的基础矩阵的循环移位矩阵采用bg1矩阵，bg2是指ldpc码的基础矩阵的循环移位矩阵采用bg2矩阵。图8或图9中的信道可以为二进制输入加性高斯白噪声(binaryinputadditivewhitegaussiannoise,bawan)信道。应理解，bg表示基图(basegraph)，可以用来表示循环移位矩阵的基矩阵。此外，“ortho”是正交(orthogonal)的简写，“nonortho”是非正交(non-orthogonal)的简写。此外，wificode是指采用wlan现有标准的编码方案获得的wificode的性能曲线。另外，由于本申请的译码器重用了现有wlanldpc码作为内核，可以有效降低实现的复杂度。以上对本申请提供的ldpc码的编码的方法进行了详细介绍，下面介绍本申请提供的无线通信装置。参见图10，图10为本申请提供的通信装置600的示意性框图。如图10所示，通信装置600包括处理单元610和收发单元620。处理单元610，用于根据第一校验矩阵，对信息比特序列进行ldpc编码，得到第一码率的第一码字，其中，第一校验矩阵是从母矩阵中读取i行j列得到的，所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵，所述基础矩阵位于所述母矩阵的左上角位置，所述扩展矩阵位于所述母矩阵的左下角位置，所述第一固定矩阵位于所述母矩阵的右上角位置，所述第二固定矩阵位于所述母矩阵的右下角位置，所述基础矩阵和所述第一固定矩阵的行数相等，所述扩展矩阵和所述第二固定矩阵的行数相等，所述扩展矩阵的列数和所述基础矩阵的列数相等，所述第一固定矩阵和所述第二固定矩阵的列数相等，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数；收发单元620，用于发送所述第一码字。可选地，在一个实施例中，收发单元620，还用于接收重传指示信息；处理单元610，还用于对信息比特序列进行ldpc编码，得到第二码率的第二码字，其中，第二校验矩阵是从所述母矩阵中读取w行z列得到的，w＝p+h,z＝q+h,h>k，其中，w,z和h均为正整数；收发单元620，还用于发送所述第二码字。可选地，收发单元620也可以由发送单元或接收单元代替。例如，收发单元620在执行发送的动作时，可以由发送单元代替。收发单元620在执行接收的动作时，可以由接收单元代替。可选地，通信装置600可以为发送端设备，或者，通信装置600可以为发送端设备内部具有实现各方法实施例的功能的器件、模块等。在一种实现中，通信装置600为上述各方法实施例中的发送端设备，通信装置600可以具有各方法实施例中发送端设备的任意功能。在这种情况下，处理单元610可以为处理器。收发单元620可以为收发器。收发器具体可以包括接收机和发射机。其中，接收机用于执行接收的功能，发射机用于执行发射的功能。可选地，在另一种实现中，通信装置600可以为发送端设备中的电路系统。在这种情况下，处理单元610可以为芯片、逻辑电路、集成电路、处理电路或片上系统(systemonchip,soc)芯片等，收发单元620可以为通信接口，所述通信接口可以为接口电路、输入输出接口等。在以上各实施例中，处理单元610的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。例如，处理单元610可以包括包括一个或多个处理器，所述一个或多个处理器用于读取并执行存储器中保存的计算机程序或指令，使得通信装置600执行各方法实施例中由发送端设备执行的操作和/或处理。其中，所述存储器位于所述一个或多个处理器之外。进一步地，处理单元610还可以包括一个或多个存储器，所述一个或多个处理器以及所述一个或多个存储器通过电路/电线连接，所述一个或多个处理器可以读取所述一个或多个存储器中存储的计算机程序或指令，使得通信装置600执行本申请各方法实施例中由发送端设备执行的操作和/或处理。又例如，处理单元610为处理器，收发单元620可以为接口电路。其中，接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器执行所述计算机代码或指令，使得通信装置600执行本申请各方法实施例中由发送端设备执行的操作和/或处理。参见图11，图11为本申请提供的通信装置800的示意性框图。如图11所示，通信装置800包括处理单元810和收发单元820。收发单元820，用于接收来自发送端设备的第一信道接收序列；处理单元820，根据第一校验矩阵，对第一信道接收序列对应的第一llr序列进行译码，其中，所述第一校验矩阵是从母矩阵中读取i行j列得到的，所述母矩阵包括基础矩阵、扩展矩阵、第一固定矩阵和第二固定矩阵，所述基础矩阵位于所述母矩阵的左上角位置，所述扩展矩阵位于所述母矩阵的左下角位置，所述第一固定矩阵位于所述母矩阵的右上角位置，所述第二固定矩阵位于所述母矩阵的右下角位置，所述基础矩阵的行数和所述第一固定矩阵的行数相等，所述扩展矩阵的行数和所述第二固定矩阵的行数相等，所述扩展矩阵的列数和所述基础矩阵的列数相等，所述第一固定矩阵的列数和所述第二固定矩阵的列数相等，i＝p+k，j＝q+k，p和q分别为所述基础矩阵的行数和列数，k≥0，i，j,p,q,k均为整数；所述收发单元820，还用于在所述处理单元820对所述第一llr序列译码成功的情况下，输出译码结果。可选地，在一个实施例中，收发单元820还用于在所述处理单元810对所述第一llr序列译码失败的情况下，发送重传指示信息，以及接收来自发送端设备的第二信道接收序列；所述处理单元810，还用于根据第二校验矩阵，对合并后的llr序列进行译码，其中，所述合并后的llr序列是将所述第二信道接收序列对应的第二llr序列与所述第一llr序列和合并得到的，所述第二校验矩阵是从所述母矩阵中读取w行z列得到的，w＝p+h,z＝q+h,h>k，其中，w,z和h均为正整数。可选地，收发单元820也可以由发送单元或接收单元代替。例如，收发单元820在执行发送的动作时，可以由发送单元代替。收发单元820在执行接收的动作时，可以由接收单元代替。可选地，通信装置800可以为接收端设备，或者，通信装置800可以为接收端设备内部具有实现各方法实施例的功能的器件、模块等。在一种实现中，通信装置800为上述各方法实施例中的接收端设备，通信装置800可以具有各方法实施例中接收端设备的任意功能。在这种情况下，处理单元810可以为处理器，收发单元820可以为收发器。收发器具体可以包括接收机和发射机。其中，接收机用于执行接收的功能，发射机用于执行发射的功能。在另一种实现中，通信装置800可以为接收端设备中的电路系统。在这种情况下，处理单元810可以为芯片、逻辑电路、集成电路、处理电路或片上系统(systemonchip,soc)芯片等，收发单元820可以为通信接口，所述通信接口可以为接口电路、输入输出接口等。在以上各实施例中，处理单元810的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。例如，处理单元810可以包括一个或多个处理器，所述一个或多个处理器用于读取并执行存储器中保存的计算机程序或指令，使得通信装置800执行各方法实施例中由接收端设备执行的操作和/或处理。其中，所述存储器位于所述一个或多个处理器之外。进一步地，处理单元810还可以包括一个或多个存储器，所述一个或多个处理器以及所述一个或多个存储器通过电路/电线连接，所述一个或多个处理器可以读取所述一个或多个存储器中存储的计算机程序或指令，使得通信装置800执行本申请各方法实施例中由接收端设备执行的操作和/或处理。又例如，处理单元810为处理器，收发单元820为接口电路。其中，接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器执行所述计算机代码或指令，使得通信装置800执行本申请各方法实施例中由接收端设备执行的操作和/或处理。可选的，上述各装置实施例中的存储器与存储器可以是物理上相互独立的单元，或者，存储器也可以和处理器集成在一起。此外，本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，使得计算机执行本申请提供的ldpc码的编码的方法中由发送端设备执行的操作和/或处理。本申请还提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机指令，当计算机指令在计算机上运行时，使得计算机执行本申请提供的ldpc码的译码的方法中由接收端设备执行的操作和/或处理。本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，本申请方法实施例的ldpc码的编码的方法被实现。本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机代码或指令，当所述计算机代码或指令在计算机上运行时，本申请方法实施例的ldpc码的译码的方法被实现。本申请还提供一种通信装置，包括处理器和接口电路，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器用于运行所述计算机代码或指令，使得所述通信装置执行本申请提供的ldpc编码的方法中由发送端设备执行的操作和/或处理。本申请还提供一种通信装置，包括处理器和接口电路，所述接口电路用于接收计算机代码或指令，并传输至所述处理器，所述处理器用于运行所述计算机代码或指令，使得所述通信装置执行本申请提供的ldpc编码的方法中由接收端设备执行的操作和/或处理。本申请还提供一种芯片，所述芯片包括一个或多个处理器。所述一个或多个处理器用于执行存储器中存储的计算机程序，以执行任意一个方法实施例中由发送端设备执行的操作和/或处理。其中，所述存储器独立于所述芯片之外而设置。进一步地，所述芯片还可以包括一个或多个通信接口。所述一个或多个通信接口可以是输入输出接口、接口电路等。进一步地，所述芯片还可以包括一个或多个所述存储器。本申请还提供一种芯片，所述芯片包括一个或多个处理器。所述一个或多个处理器用于执行存储器中存储的计算机程序，以执行任意一个方法实施例中由接收端设备执行的操作和/或处理。其中，所述存储器独立于所述芯片之外而设置。进一步地，所述芯片还可以包括一个或多个通信接口。所述一个或多个通信接口可以是输入输出接口、接口电路等。进一步地，所述芯片还可以包括一个或多个所述存储器。本申请还提供一种无线通信系统，包括本申请实施例中的发送端设备和接收端设备。可选地，所述发送端设备和接收端设备中的一个为网络设备(例如，基站)，另一个为终端设备。本申请实施例中的处理器可以是集成电路芯片，具有处理信号的能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。处理器可以是通用处理器、数字信号处理器(digitalsignalprocessor,dsp)、专用集成电路(applicationspecificintegratedcircuit,asic)、现场可编程门阵列(fieldprogrammablegatearray,fpga)或其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。本申请实施例公开的方法的步骤可以直接体现为硬件编码处理器执行完成，或者用编码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。本申请实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-onlymemory,rom)、可编程只读存储器(programmablerom,prom)、可擦除可编程只读存储器(erasableprom，eprom)、电可擦除可编程只读存储器(electricallyeprom,eeprom)或闪存。易失性存储器可以是随机存取存储器(randomaccessmemory,ram)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的ram可用，例如静态随机存取存储器(staticram，sram)、动态随机存取存储器(dynamicram,dram)、同步动态随机存取存储器(synchronousdram,sdram)、双倍数据速率同步动态随机存取存储器(doubledataratesdram,ddrsdram)、增强型同步动态随机存取存储器(enhancedsdram,esdram)、同步连接动态随机存取存储器(synchlinkdram,sldram)和直接内存总线随机存取存储器(directrambusram,drram)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。在本说明书中使用的术语“单元”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中。部件可位于一个计算机上和/或分布在两个或更多个计算机之间。此外，这些部件可从上面存储有各种数据结构的各种计算机可读介质执行。部件可根据具有一个或多个数据分组(例如，来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如，通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程来通信。本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本
技术领域：
：的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。当前第1页12当前第1页12