带反馈校正的冗余结构的制作方法

本发明涉及半导体集成电路技术领域，尤其涉及一种带反馈校正的冗余结构。

背景技术：

当集成电路器件工作在恶劣环境下时，电路中有可能出现逻辑错误，主要包括组合逻辑产生毛刺和时序逻辑电路发生状态翻转，进而可能会导致芯片整体逻辑功能出现错误。因此，研究出一种能够有效应对集成电路器件在恶劣环境下出现逻辑错误的方法就显得极为重要。

常用的应对方法是采用三模冗余结构。其基本思想是将待加固单元复制三份，再对三个输出结果进行多数表决后输出，这样即使有一个单元出错电路依然可以正常工作。但这种结构存在一个较为严重的问题。例如，当三模冗余结构中某一路数据出现错误时，其错误数据被数据存储单元锁存而一直保持。若经过较长一段时间之后，三条冗余路径中有第二路数据也出现了错误，此时经过多数表决器表决之后就会输出错误的结果。

为此，刘家齐等人在中国专利cn108055031a中提出了一种自恢复抗单粒子软错误累积的三模冗余结构。相比于传统的三模冗余结构，电路中增加了一个检错电路。当检错电路发现三路冗余结构的输出结果不一致时，就根据表决电路输出的正确结果对三个触发器进行复位或置位操作。此方法可以在电路出现错误时将电路当前输出结果保持一个时钟周期，从而就避免了将错误数据在触发器内部继续保持。此方法适用于数据不经常刷新的地方，如寄存器模块，但是此加固结构也存在不足。例如，当将此三模冗余结构用于内部寄存器数据经常变化的模块时，当其中某条冗余路径出现了逻辑错误，此三模冗余结构会将多数表决结果反馈给三个触发器，即让多数表决结果保持一个时钟周期。若此时输入数据刚好发生了变化，此时由于三个触发器全部被上一拍的数据刷新，而不是接收输入端的正确数据，则三条冗余路径数据全部出错，此时电路功能也会出错。

技术实现要素：

本发明提供一种带反馈校正的冗余结构，目的在于避免冗余结构中各路冗余输出信号的错误累积，同时不影响各条冗余路径输入端信号的数据更新。

为达到上述目的，本发明一方面提供一种带反馈校正的冗余结构，包括冗余模块，所述冗余模块包括多条冗余路径，各条冗余路径上均设置有一待加固单元，所述冗余模块用于获得相应待加固单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号；以及

反馈刷新模块，所述反馈刷新模块接收各个所述冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错；

其中，所述冗余模块将与表征异常的所述反馈信号所对应的冗余路径的输出信号重置为所述加固输出信号。

可选的，所述冗余模块包括多数表决单元以及设置于各条所述冗余路径的组合逻辑单元、选择单元和数据存储单元；冗余结构输入信号从所述组合逻辑单元的输入端输入，所述组合逻辑单元的输出端与所述选择单元的一个输入端相连接，所述选择单元的另一个输入端与所述多数表决单元的输出端相连接，所述选择单元的控制端与所述反馈刷新模块的相应的输出端连接，以获得对应的反馈信号，所述选择单元的输出端与所述数据存储单元的一个输入端连接，各个所述数据存储单元的输出端与所述多数表决单元及所述反馈刷新模块相应的输入端连接；在所述反馈信号表征异常时，所述选择单元向所述数据存储单元输出所述加固输出信号。

可选的，所述冗余模块为三模冗余模块，所述冗余模块利用三条冗余路径分别获得相应待加固电单元的冗余输出信号。

可选的，所述多数表决单元为满足第一逻辑关系q＝q0·q1+q0·q2+q1·q2的电路结构，其中，q为多数表决单元的输出信号，q0、q1和q2为三条冗余路径的冗余输出信号。

可选的，所述多数表决单元包括三个二输入与门和一个三输入或门，各个所述二输入与门的输入端分别接入两路所述冗余输出信号，且任意两个所述二输入与门接入的所述冗余输出信号不完全相同，各个所述二输入与门的输出端分别连接所述三输入或门的一个输入端，所述三输入或门的输出端输出所述加固输出信号。

可选的，所述反馈刷新模块包括多个少数表决单元，所述少数表决单元为满足第二逻辑关系的电路结构，其中，p0为所述少数表决单元的输出信号，q0、q1和q2为三条冗余路径的冗余输出信号，且q0为所述少数表决单元中的主路径输入信号，q1和q2为所述少数表决器中的从路径输入信号。

可选的，所述少数表决单元的输入端接入全部所述冗余输出信号，且各个所述少数表决单元的输出端与一所述冗余路径内的选择单元的控制端连接；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为少数时，所述少数表决单元输出的反馈信号为高电平；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为多数时，所述少数表决单元输出的反馈信号为低电平。

可选的，所述少数表决单元包括两个三输入与门和一个二输入或门，各个所述三输入与门的输入端接入三路所述冗余输出信号，各个所述三输入与门的输出端分别连接所述二输入或门的一个输入端，所述二输入或门的输出端输出所述反馈信号。

可选的，所述待加固单元包括组合逻辑单元和所述数据存储单元。

可选的，所述数据存储单元为触发器；所述触发器的一个输入端与所述选择单元的输出端连接，另一个输入端连接时序控制信号。

可选的，各个所述触发器连接同一时序控制信号。

本发明提供的带反馈校正的冗余结构包括冗余模块，所述冗余模块包括多条冗余路径，各条冗余路径上均设置有一待加固单元，所述冗余模块用于获得相应待加固电路单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号，可以在少数冗余输出信号错误时仍然获得正确的输出，并且本发明的冗余结构还包括反馈刷新模块，所述反馈刷新模块接收各条冗余路径输出的冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错，其中，所述冗余模块将与表征异常的所述反馈信号对应的冗余路径的输出信号重置为当前时刻的加固输出信号，可以及时纠正冗余输出信号的错误，避免各路冗余输出信号错误积累达到多数时导致加固输出信号出错。另外，由于反馈刷新模块仅对出错的冗余路径输出异常反馈信号，对于未出错的冗余路径，其接收的仍然是正常反馈信号，可以进行正常工作，并不需要花费一个时钟周期进行重置，也即，利用上述冗余结构，在及时纠正少数冗余输出信号的错误时，未出错的冗余路径可以正常接收输入信号，即可以进行正常的数据更新，即使在纠错时冗余结构的输入信号发生了变化，由于该变化及时地被正常冗余路径接收并处理，经多数表决后可以得到更新后的加固输出信号，对电路功能不会造成影响。

附图说明

图1为一种冗余结构的基本结构单元示意图。

图2为一种传统三模冗余结构的示意图。

图3为本发明一实施例的带反馈校正的冗余结构的示意图。

图4为本发明一实施例采用的多数表决单元的逻辑示意图。

图5为本发明一实施例采用的反馈刷新模块的逻辑示意图。

图6为本发明一实施例采用的主路径少数表决器的逻辑示意图。

附图标记说明：

101-第一组合逻辑单元；102-第二组合逻辑单元；103-第三组合逻辑单元；201-第一选择单元；202-第二选择单元；203-第三选择单元；301-第一触发器；302-第二触发器；303-第三触发器；401-多数表决单元；410-二输入与门；420-三输入或门；501-反馈刷新模块；510-第一少数表决单元；511-第二少数表决单元；512-第三少数表决单元；520-三输入与门；521-二输入或门。

具体实施方式

以下结合附图和具体实施例对本发明提出的带反馈校正的冗余结构及集成电路芯片作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。

为了便于理解本发明要解决的技术问题，以下首先介绍一种三模冗余结构。图1为一种冗余结构的基本结构单元示意图。图2为一种传统三模冗余结构的示意图。如图1所示，传统的冗余结构的基本结构单元(待加固单元)包括组合逻辑单元和触发器，组合逻辑单元的信号输入端接收冗余结构输入信号d，组合逻辑单元的信号输出端连接到触发器的一个信号输入端，触发器输出冗余输出信号。如图2所示，传统的三模冗余结构包括三条冗余路径，冗余结构输入信号d通过三条冗余路径中的组合逻辑单元分别传输到三个触发器，三条冗余路径上得到的冗余输出信号被存储在触发器中，多数表决单元401(voter)接收三个触发器输出的冗余输出信号，在进行多数表决后，输出加固输出信号。利用多数表决可以在三个冗余输出信号均没有出错，或者是某一条冗余路径得到的冗余输出信号出错而另外两个冗余输出信号没有出错时，根据成为多数的冗余输出信号输出正确的加固输出信号。当三模冗余结构中某一冗余路径出现错误而导致存储的是错误的冗余数据时，错误的冗余输出信号可以被忽略而按照其它两路冗余输出得到正确的输出，但如果错误的冗余输出信号没有被及时修正而保持较长时间时，若经过一段时间之后，另一条冗余路径输出的冗余数据(或冗余输出信号)也出现了错误，此时经过多数表决器表决之后就会输出错误的加固输出信号。发明人经过研究发现，如果发现某一路的冗余输出信号有误即利用加固输出信号对所述三个触发器都进行复位或置位操作，虽然避免了将错误数据在触发器内部保持，但是由于将加固输出信号保持了一个时钟周期，触发器不能接收此时新输入的冗余结构输入信号d，若此时冗余结构输入信号d发生了变化，则三条冗余路径输出数据全部出错，此时电路功能也会出错，影响了冗余输出信号的正常更新。

为了避免冗余结构中各路冗余输出信号的错误累积，同时不影响冗余输出信号的正常更新，本发明实施例包括一种带反馈校正的冗余结构，具体说明如下。

所述冗余结构包括冗余模块和反馈刷新模块，所述冗余模块包括多条冗余路径，各条冗余路径上均设置有一待加固单元，所述冗余模块用于获得相应待加固单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号，所述反馈刷新模块接收各个所述冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错；其中，所述冗余模块将与表征异常的所述反馈信号所对应的冗余路径的输出信号重置为所述加固输出信号。

图3为本发明一实施例的带反馈校正的冗余结构的示意图。作为实例，图3示出的冗余结构是三模冗余结构，但可以理解，本发明的冗余结构不限于是三模冗余结构。本实施例中，所述冗余模块可以为三模冗余模块，所述冗余模块可以利用三条冗余路径分别获得相应待加固单元的冗余输出信号。然而在其它实施例中，所述冗余模块可以为五模冗余模块或七模冗余模块等其它包括奇数条冗余路径的奇数冗余模块。对于三模冗余模块，在一条冗余路径出错时，所述冗余模块在进行多数表决时根据另外两条冗余路径的输出而输出加固输出信号。对于五模冗余模块，在一条或两条冗余路径出错时，在进行多数表决时根据另外四条或三条冗余路径的输出而输出加固输出信号。对于七模冗余模块，在三条以下冗余路径出错时，根据另外大于三条的冗余路径的输出而输出加固输出信号。

具体的，如图3所示，本实施例中，所述冗余模块可以包括多数表决单元401以及设置于各条所述冗余路径的组合逻辑单元、选择单元和数据存储单元；冗余结构输入信号d从所述组合逻辑单元的输入端输入，所述组合逻辑单元的输出端与所述选择单元的一个输入端相连接，所述选择单元的另一个输入端与所述多数表决单元的输出端相连接，所述选择单元的控制端与所述反馈刷新模块的相应的输出端连接，以获得对应的反馈信号，所述选择单元的输出端与所述数据存储单元的一个输入端连接，各个所述数据存储单元的输出端均与所述多数表决单元401及反馈刷新模块501相应的输入端连接；在所述反馈信号表征异常时，所述选择单元向所述数据存储单元输出所述加固输出信号q。

所述冗余结构中的多条冗余路径的结构可以相同。所述数据存储单元可以为触发器，例如d触发器。所述触发器的一个输入端与所述选择单元的输出端连接，另一个输入端连接时序控制信号，且各个所述触发器连接同一时序控制信号ck，所述时序控制信号ck控制所述触发器输出所述冗余输出信号。所述触发器还可以设置有复位端或是置位端。

需要说明的是，本实施例中设置在各条冗余路径的待加固单元可以包括组合逻辑单元和所述数据存储单元，例如，一待加固单元可以包括第一组合逻辑101和第一数据存储单元(第一触发器301)。然而，在其他实施例中，所述待加固单元可以仅包括数据存储单元，所述待加固单元还可以是包括时序逻辑电路和数据存储单元的其他结构。

应当理解的是，所述组合逻辑单元可以是包含任意基本逻辑门的组合。所述组合逻辑单元接收冗余结构输入信号d，所述组合逻辑单元的输出信号根据所述反馈信号选择输入至所述触发器，即当所述反馈信号表征正常时，所述选择单元选择将所述组合逻辑单元的输出信号传输到对应的触发器，当所述反馈信号表征异常时，所述选择单元选择将所述加固输出信号传输到对应的触发器。所述冗余模块将与表征异常的反馈信号所对应的冗余路径的输出信号重置为当前加固输出信号是通过利用对应的选择单元将相应的数据存储单元的输入信号进行重置，以达到重置相应数据存储单元内的锁存数据并改变所述数据存储单元输出信号的目的。所述冗余路径上可以设置一组合逻辑单元、一选择单元和一触发器，各个所述冗余路径对应一路冗余输出信号，通过对它们的输出信号进行多数表决后输出，以降低组合逻辑单元产生毛刺或者时序逻辑电路发生状态翻转对后续电路功能的影响。

继续参考图3，所述冗余模块可以包括三条冗余路径，第一冗余路径上设置有第一组合逻辑单元101、第一选择单元201和第一触发器301，第一冗余路径的信号输入端连接冗余结构输入信号d；第二冗余路径上设置有第二组合逻辑单元102、第二选择单元202和第二触发器302，第二冗余路径的信号输入端连接冗余结构输入信号d；第三冗余路径可以包括第三组合逻辑单元103、第三选择器203和第三触发器302，第三冗余路径的信号输入端连接冗余结构输入信号d。所述冗余模块还包括多数表决单元401(voter)，第一触发器301、第二触发器302、第三触发器303的信号输出端全部分别连接到多数表决单元401的信号输入端，多数表决单元401进行多数表决后输出加固输出信号q，同时多数表决单元401的信号输出端也连接到各个选择单元的一个信号输入端。

本实施例的多数表决单元401可以为多数表决器，具体的可以为三输入多数表决器。所述多数表决单元401可以为满足第一逻辑关系q＝q0·q1+q0·q2+q1·q2的电路结构，其中，q为多数表决单元的输出信号(加固输出信号)，q0、q1和q2为三条冗余路径的冗余输出信号。图4为本发明一实施例的多数表决单元的逻辑示意图。如图4所示，作为实例，本实施例的冗余模块采用的多数表决单元可以包括三个二输入与门410和一个三输入或门420，各个所述二输入与门410的输入端分别接入两路所述冗余输出信号，且任意两个所述二输入与门410接入的所述冗余输出信号不完全相同，各个所述二输入与门410的输出端分别连接所述三输入或门420的一个输入端，所述三输入或门420的输出端输出所述加固输出信号q。但不限于此，所述多数表决单元也可以采用其它电路设计来实现上述功能。

所述冗余结构的冗余模块可以利用多条冗余路径分别获得相应待加固单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号。同时，为了在所述冗余输出信号出错时可以进行纠正，避免冗余结构中各路冗余输出信号的错误累积，且不影响正常冗余路径输入信号的数据更新，所述冗余结构还包括反馈刷新模块，所述反馈刷新模块接收各个所述冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错，其中，所述冗余模块将与表征异常的所述反馈信号所对应的冗余路径的输出信号重置为所述加固输出信号。

所述少数表决单元接收各个所述冗余输出信号并进行少数表决，以判断各个所述冗余输出信号是否出错并输出不同的反馈信号。具体的，所述反馈刷新模块501可以包括多个少数表决单元，例如，所述反馈刷新模块501包括三个少数表决单元，第一少数表决单元为满足逻辑关系的电路结构，其中，p0为所述第一少数表决单元的输出信号(反馈信号)，q0、q1和q2为三条冗余路径的冗余输出信号，且q0为所述第一少数表决单元中的主路径输入信号，q1和q2为所述第一少数表决器中的从路径输入信号；所述第二少数表决单元为满足逻辑关系的电路结构，其中，p1为所述第二少数表决单元的输出信号(反馈信号)，q0、q1和q2为三条冗余路径的冗余输出信号，且q1为所述第二少数表决单元中的主路径输入信号，q0和q2为所述第二少数表决器中的从路径输入信号；所述第三少数表决单元为满足逻辑关系的电路结构，其中，p2为所述第三少数表决单元的输出信号(反馈信号)，q0、q1和q2为三条冗余路径的冗余输出信号，且q2为所述第三少数表决单元中的主路径输入信号，q0和q2为所述第三少数表决器中的从路径输入信号。

可选的，所述少数表决单元的输入端接入全部所述冗余输出信号，且各个所述少数表决单元的输出端与一所述冗余路径内的选择单元的控制端连接；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为少数时，所述少数表决单元输出的反馈信号为高电平；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为多数时，所述少数表决单元输出的反馈信号为低电平。

图5为本发明一实施例采用的反馈刷新模块的逻辑示意图。如图5所示，所述反馈刷新模块包括多个少数表决单元，例如包括第一少数表决单元510、第二少数表决单元511和第三少数表决单元512。图6为本发明一实施例采用的主路径少数表决器的逻辑示意图。如图6所示，所述少数表决单元可以包括两个三输入与门520和一个二输入或门521，各个所述三输入与门520的输入端接入三路所述冗余输出信号，各个所述三输入与门520的输出端分别连接所述二输入或门521的一个输入端，所述二输入或门521的输出端输出反馈信号。

更具体的，第一触发器301、第二触发器302、第三触发器303的输出端同时分别连接到反馈刷新模块501的三个输入端，反馈刷新模块501的多个输出端分别连接到对应的第一选择单元201、第二选择单元202、第三选择单元203的控制端。由于各个少数表决单元与各条冗余路径一一对应，且每条冗余路径上设置对应的选择单元，各少数表决单元输出的反馈信号可以单独控制各个选择单元，从而可以实现选择性的利用加固输出信号对出错的冗余路径中的数据存储单元的输入信号进行重置，而不是重置所有的冗余路径中的数据存储单元的输入信号，未被重置的冗余路径可以正常的接收新输入的数据，冗余模块进行多数表决后还是可以输出更新的加固输出信号，从而所述冗余结构不因纠错而影响冗余输出信号的数据更新。

所述少数表决单元可以为主路径少数表决器。如图5所示，在反馈刷新模块501工作时，第一少数表决单元510以第一冗余输出信号q0为主路径信号，第二冗余输出信号q1和第三冗余输出信号q2为从路径信号；第二少数表决单元511以第二冗余输出信号q1为主路径信号，第一冗余输出信号q0和第三冗余输出信号q2为从路径信号；第三少数表决单元512以第三冗余输出信号q2为主路径信号，第一冗余输出信号q0和第二冗余输出信号q1为从路径信号。当第一冗余输出信号q0为1、第二冗余输出信号q1为0、第三冗余输出信号q2为0；或是第一冗余输出信号q0为0、第二冗余输出信号q1为1、第三冗余输出信号q2为1时，即第一冗余输出信号为占少数的冗余输出信号，此时表示第一冗余输出信号q0出错，第一反馈信号p0为高电平(表示为1)，第一选择单元201选择将加固输出信号q传输到第一触发器301的输入端，即将第一触发器301内的锁存数据重置为加固输出信号q，加固输出信号q在出错的冗余路径上保持一个时钟周期；此时，第二反馈信号p1和第三反馈信号p2为低电平(表示为0)，表示第二冗余输出信号q1和第三冗余输出信号q2未出错，第二选择单元202和第三选择单元203分别选择将第二组合逻辑单元102和第三组合逻辑单元103的输出信号传输到第二触发器302和第三触发器303。

需要说明的是，组合逻辑单元可以对其输入信号(冗余结构输入信号d)进行逻辑运算，且可以根据需要对组合逻辑单元内的逻辑运算进行设置，即当输入信号为高电平时，组合逻辑单元可以设定为输出低电平或是高电平。以下以输入电平为高时，组合逻辑单元输出高电平为正确情况为例进行说明。

作为示例，利用如图3所示的冗余结构进行信号加固时，采用一时序控制电路进行时序控制。在第一时钟周期冗余结构输入信号d为1，且第一冗余路径出错时，对于第一时钟周期，一种情况下，第一组合逻辑单元101出错，第一组合逻辑单元101的输出信号i0为0，第二组合逻辑单元102的输出信号i1为1，第三组合逻辑单元103的输出信号i2为1，第一选择单元201的输出信号d0为0，第二选择单元202的输出信号d1为1，第三选择单元203的输出信号d2为1，第一冗余输出信号q0为0，第二冗余输出信号q1为1且第三冗余输出信号q2为1，多数表决单元401进行多数表决后输出的加固输出信号q为1；另一种情况下，第一触发器301出错，第一组合逻辑单元101的输出信号i0为1，第一选择器201的输出信号d0为1，第一冗余输出信号q0为0，第二冗余输出信号q1为1，第三冗余输出信号q2为1，此时第一冗余输出信号q0为0占少数。在该时钟周期，多数表决单元401进行多数表决后输出的加固输出信号q为1，少数表决单元501在对第一冗余输出信号q0、第二冗余输出信号q1和第三冗余输出信号q2进行检测后输出不同的反馈信号，基于第一冗余输出信号q0出错的判断，对应的第一反馈信号p0为高电平(表示为1)，而判断第二冗余输出信号q1和第三冗余输出信号q2是未出错的，因而对应的第二反馈信号p1和第三反馈信号p2为低电平(表示为0)。

在第二时钟周期，所述冗余模块利用第一时钟周期输出的加固输出信号对第一触发器301的输入信号进行重置，一种情况下，此时冗余结构输入信号d为1(与第一时钟周期相同)时，由于在第一时钟周期输出的加固信号信号q(为1)是未出错的，被重置为加固输出信号q的第一触发器301输出的第一冗余输出信号q0(为1)是未出错的，且由于第二冗余路径和第三冗余路径未出错，输出的第二冗余输出信号q1(为1)和第二冗余输出信号q2(为1)未出错，故进行多数表决后，所述冗余结构输出的加固输出信号为1，不会出错。另一种情况下，第二时钟周期时冗余结构输入信号d为0(与第一时钟周期不同)，被重置为加固输出信号q的第一触发器301输出的第一冗余输出信号q0(为1)出错，但由于第二冗余路径和第三冗余路径未出错，故不需要花费一个时钟周期进行重置，第二选择单元202、第三选择单元203会选择把第二组合逻辑单元102、第三组合逻辑单元103的输出信号传输到第二触发器202、第三触发器203，得到正确的第二冗余输出信号q1(为0)和第三冗余输出信号q2(为0)，经过多数表决后，所述冗余结构仍然输出正确的加固输出信号q(为0)。因此，本实施例的带反馈校正的冗余结构在少数冗余路径出错时，不仅可以对错误的冗余输出信号进行重置，使得错误数据不会保持，而且不管第二时钟周期冗余结构输入信号是否与第一时钟周期相同，所述冗余结构均可以输出正确的加固输出信号，不会因为纠错而影响冗余输出信号的数据更新。

本实施例带反馈校正的冗余结构包括冗余模块，所述冗余模块包括多条冗余路径，各条冗余路径上均设置有一待加固单元，所述冗余模块用于获得相应待加固电路单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号，可以在少数冗余输出信号错误时仍然获得正确的输出，并且本实施例的冗余结构还包括反馈刷新模块，所述反馈刷新模块接收各条冗余路径输出的冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错，其中，所述冗余模块将与表征异常的所述反馈信号对应的冗余路径的输出信号重置为所述加固输出信号，可以及时纠正冗余输出信号的错误，避免各路冗余输出信号错误积累达到多数时导致加固输出信号出错。另外，由于反馈刷新模块仅对出错的冗余路径输出异常反馈信号，对于未出错的冗余路径，其接收的仍然是正常反馈信号，可以进行正常工作，并不需要花费一个时钟周期进行重置，也即，利用上述冗余结构，在及时纠正少数冗余输出信号的错误时，未出错的冗余路径可以正常接收输入信号，即可以进行正常的数据更新，即使在纠错时冗余结构的输入信号发生了变化，由于该变化及时地被正常冗余路径接收并处理，经多数表决后可以得到更新后的加固输出信号，对电路功能不会造成影响，可以减小电路输出错误加固输出信号的概率。

详细来说，当少数冗余路径对应的组合逻辑单元出错，包括与组合逻辑单元输出端连接的选择单元出错时，由于组合逻辑单元毛刺仅能维持很短时间，一方面有可能不会被后续的触发器采集到，所述冗余结构输出的加固输出信号不会出错，另一方面由于触发器采集输入信号后输出的冗余输出信号会传输到少数表决单元，即使冗余输出信号出错也能够被少数表决单元检测到且出错的冗余输出信号会被重置，即将加固输出信号在出错的冗余路径保持一拍，所述带反馈校正的冗余结构输出的加固输出信号依然不会出错。

当少数冗余路径的数据存储单元(如触发器)出错时，能够被少数表决单元检查到且出错的冗余输出信号会被重置，因此所述带反馈校正的冗余结构输出的加固输出信号依然正确，同时出错的数据存储单元的错误数据不会保持。

进一步的，本实施例所述的冗余结构内的多数表决单元(多数表决器)和少数表决单元(主路径少数表决器)分别独立的接收所述冗余输出信号并分别输出加固输出信号和反馈信号，当多数表决单元和少数表决单元两者之一出错时，另外一个还是可以正常工作，电路还是有可能输出正确的加固输出信号。

详细来说，当1个主路径少数表决器出错、多数表决单元未出错且多数冗余输出信号未出错时，由于多数表决单元独立接收各个冗余输出信号，经多数表决后，输出的加固输出信号仍然是未出错的，此时利用正确的加固输出信号重置相应的触发器，即将当前加固输出信号在触发器内保持一个时钟周期，所述带反馈校正的冗余结构输出的加固输出信号依然未出错。

当2个或3个主路径少数表决器同时出错、多数表决单元未出错且多数冗余输出信号未出错时，此时利用当前正确的加固输出信号重置相应的触发器，即将当前加固输出信号在触发器内保持一个时钟周期，如果下一时钟周期冗余结构输入信号d反转，下一时钟周期所述带反馈校正的冗余结构输出的加固输出信号会出错，但由于主路径少数表决器为组合逻辑，出错数据不会被锁存，在下一个时钟周期数据会被更新。

当多数表决单元出错、少数表决单元未出错且多数冗余输出信号未出错时，仅当前输出的加固输出信号出错，但由于多数表决单元不会锁存数据，且少数表决单元独立接收各个冗余输出信号，经少数表决后，少数表决单元输入的反馈信号不会出错，选择单元不会利用出错的加固输出信号对冗余输出信号进行重置，多数表决单元会被下一个时钟周期的信号刷新，再输出的加固输出信号依然正确，同时错误数据不会保持。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。