基于连续帧的3/4码率的编、译码方法、装置及系统与流程

本发明涉及通信技术领域，更具体的，涉及一种基于连续帧的3/4码率的编、译码方法、装置及系统。

背景技术：

一般情况下，卷积编译码多使用1/2码率进行编/译码，但是在特殊场景下也会用到3/4码率的编码方案。3/4码率的卷积编码是对数据比特先进行1/2码率的卷积编码后，再按照约定好的打孔序列，删除了固定位置的比特，从而组成新的编码序列。

目前的3/4码率的编译码方案为：原始数据经过并串转换等预处理后可以直接使用开发工具ise(integratedsoftwareenvironment，集成软件环境)提供的ipcore进行编码和译码。在编码时，ram将缓存中的数据以每4个时钟输出3个有效比特的速率输入到编码模块，编码后的数据同样通过ram缓存输出。

但是，上述3/4码率的编码实现方案仅适用于突发帧，因为突发帧是按照一定的帧间隔进行发送的，在下一数据帧发送之前当前数据帧已经得到及时处理，所以仅利用ram进行数据读写即可，不会发生由于读写不同步造成的编码错误。但是当链路中的数据是以连续帧的形式进行传输，即原始数据完成组帧后按照一定的符号速率连续输出的时候，如果还是采用上述3/4码率的编码方案，使用ram进行数据的读写，无法在有连续不断的数据帧缓存到ram时控制读写速率，可能出现读速率过快导致有大量数据等待编码，或出现写速率过快导致的数据编码中断问题，就可能存在由于读写不同步导致的编码错误。

技术实现要素：

有鉴于此，本发明提供了一种基于连续帧的3/4码率的编、译码方法、装置及系统，以提高编译码处理效率。

为了实现上述发明目的，本发明提供的具体技术方案如下：

一种基于连续帧的3/4码率的编码方法，应用于编码端，所述方法包括：

对原始数据流进行1/2码率的卷积编码，得到第一编码数据；

将所述第一编码数据缓存到第一队列中；

控制所述第一队列的读写速率，使对所述第一队列中的所述第一编码数据进行并串转换时读写同步，得到第二编码数据；

将所述第二编码数据缓存到第二队列中；

控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，得到第三编码数据；

将所述第三编码数据进行调制、插值和滤波处理后发送到译码端。

可选的，所述控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，包括：

根据预设打孔序列，控制第一计数器输出与所述第二编码数据相对应的写使能；

控制所述第二队列读写速率的比值为1/3，根据所述第二编码数据对应的写使能的值对所述第二队列中的所述第二编码数据进行打孔删除和串并转换。

一种基于连续帧的3/4码率的译码方法，应用于译码端，所述方法包括：

对编码端输出的编码数据进行滤波、解调和同步处理，得到第一待译码数据，所述编码数据是编码端利用上述实施例公开的基于连续帧的3/4码率的编码方法得到的；

将所述第一待译码数据缓存到第三队列中；

控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据；

分别对每路所述第二待译码数据进行重映射，得到每路第三待译码数据；

将每路所述第三待译码数据分别缓存到相应的译码队列中；

分别控制每个所述译码队列的读写速率，使对每个所述译码队列中的所述第三待译码数据进行串并转换时读写同步，得到每路第四待译码数据；

分别对每路所述第四待译码数据进行软译码，得到每路的译码结果；

分别对每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流。

可选的，所述对编码端输出的编码数据进行同步处理，包括：

将所述编码端输出的编码数据进行滤波和解调处理后，缓存到第四队列中；

控制所述第四队列的读速率与写速率相同，使所述第四队列输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述控制所述第四队列的读速率与写速率相同，包括：

对所述第四队列中可读数据进行计数；

当所述第四队列中可读数据的数量大于预设值时，控制所述第四队列的读速率与写速率相同，使对所述第四队列中的数据进行并串转换后输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据，包括：

根据打孔序列，确定所述第一待译码数据输入所述第三队列的多种可能形式；

控制第二计数器输出多种补零使能，每种补零使能与所述第一待译码数据输入所述第三队列的每种可能形式一一对应；

控制所述第三队列的读写速率的比值为3/2，分别根据每种补零使能对所述第三队列中的所述第一待译码数据进行并行补零，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据。

可选的，重映射的规则为：在非补零的位置，1对应111，0对应011；在补零的位置，0对应000。

一种基于连续帧的3/4码率的编码装置，应用于编码端，包括：

第一编码单元，用于对原始数据流进行1/2码率的卷积编码，得到第一编码数据；

第一缓存单元，用于将所述第一编码数据缓存到第一队列中；

第一速率控制单元，用于控制所述第一队列的读写速率，使对所述第一队列中的所述第一编码数据进行并串转换时读写同步，得到第二编码数据；

第二缓存单元，用于将所述第二编码数据缓存到第二队列中；

第二速率控制单元，用于控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，得到第三编码数据；

数据发送单元，用于将所述第三编码数据进行调制、插值和滤波处理后发送到译码端。

可选的，所述第二速率控制单元，具体用于：

根据预设打孔序列，控制第一计数器输出与所述第二编码数据相对应的写使能；

控制所述第二队列读写速率的比值为1/3，根据所述第二编码数据对应的写使能的值对所述第二队列中的所述第二编码数据进行打孔删除和串并转换。

一种基于连续帧的3/4码率的译码装置，应用于译码端，包括：

数据接收单元，用于对编码端输出的编码数据进行滤波、解调和同步处理，得到第一待译码数据，所述编码数据是编码端利用上述实施例公开的基于连续帧的3/4码率的编码方法得到的；

第三缓存单元，用于将所述第一待译码数据缓存到第三队列中；

第三速率控制单元，用于控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据；

重映射单元，用于分别对每路所述第二待译码数据进行重映射，得到每路第三待译码数据；

第四缓存单元，用于将每路所述第三待译码数据分别缓存到相应的译码队列中；

第四速率控制单元，用于分别控制每个所述译码队列的读写速率，使对每个所述译码队列中的所述第三待译码数据进行串并转换时读写同步，得到每路第四待译码数据；

软译码单元，用于分别对每路所述第四待译码数据进行软译码，得到每路的译码结果；

误比特检测单元，用于分别对每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流。

可选的，所述数据接收单元包括同步处理子单元，所述同步处理子单元包括：

缓存子单元，用于将所述编码端输出的编码数据进行滤波和解调处理后，缓存到第四队列中；

速率控制子单元，用于控制所述第四队列的读速率与写速率相同，使所述第四队列输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述速率控制子单元，具体用于：

对所述第四队列中可读数据进行计数；

当所述第四队列中可读数据的数量大于预设值时，控制所述第四队列的读速率与写速率相同，使对所述第四队列中的数据进行并串转换后输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述第三速率控制单元，具体用于：

根据打孔序列，确定所述第一待译码数据输入所述第三队列的多种可能形式；

控制第二计数器输出多种补零使能，每种补零使能与所述第一待译码数据输入所述第三队列的每种可能形式一一对应；

控制所述第三队列的读写速率的比值为3/2，分别根据每种补零使能对所述第三队列中的所述第一待译码数据进行并行补零，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据。

可选的，重映射的规则为：在非补零的位置，1对应111，0对应011；在补零的位置，0对应000。

一种基于连续帧的3/4码率的编译码系统，包括：编码端和译码端；

所述编码端，用于执行如上述实施例公开的基于连续帧的3/4码率的编译码方法；

所述译码端，用于执行如上述实施例公开的基于连续帧的3/4码率的译码方法。

相对于现有技术，本发明的有益效果如下：

本发明公开的一种基于连续帧的3/4码率的编、译码方法、装置及系统，在编码端，将1/2码率的卷积编码后得到的第一编码数据缓存到第一队列中，通过控制第一队列的读写速率，使对第一队列中的第一编码数据进行并串转换时读写同步，并将并串转换后得到的第二编码数据缓存到第二队列中，通过控制第二队列的读写速率，使对第二队列中的第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，保证在编码端可以对连续不断的数据进行3/4码率的卷积编译时，避免由于写速率过快导致数据编码中断，并避免由于读速率过快导致数据错位或溢出的问题，提高编码效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例公开的一种基于连续帧的3/4码率的编码方法的流程示意图；

图2为本发明实施例公开的一种基于连续帧的3/4码率的译码方法的流程示意图；

图3为本发明实施例公开的一种基于连续帧的3/4码率的编码装置的结构示意图；

图4为本发明实施例公开的一种基于连续帧的3/4码率的译码装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了保证在编码端可以对连续不断的数据进行3/4码率的卷积编译时，避免由于写速率过快导致数据编码中断，并避免由于读速率过快导致数据错位或溢出的问题，本发明提供了一种基于连续帧的3/4码率的编码方法，在编码端使用分段编码，先进行1/2码率的卷积编码，然后将编码数据按照打孔序列进行打孔删除输出，通过控制第一队列的读写速率，实现对1/2码率编码后的并串转换时读写同步，并通过控制第二队列的读写速率，实现对打孔删除和串并转换时读写同步，进而保证在编码端可以对连续不断的数据进行3/4码率的卷积编译时的读写同步。

具体的，请参阅图1，本实施例公开的一种基于连续帧的3/4码率的编码方法，包括如下步骤：

s101：对原始数据流进行1/2码率的卷积编码，得到第一编码数据。

这里的1/2码率的卷积编码方法与现有的1/2码率的编码方法相同，在此不再赘述。

s102：将第一编码数据缓存到第一队列中。

这里的第一队列可以为fifo(firstinputfirstoutput，先入先出)队列。

s103：控制第一队列的读写速率，使对第一队列中的第一编码数据进行并串转换时读写同步，得到第二编码数据。

具体的，控制第一队列的读速率为写速率的2倍，即rdclk＝2wrclk。对第一队列中的第一编码数据进行并串转换，2bit化为1bit的比特流输出，使对第一队列中的第一编码数据进行并串转换时读写同步。

s104：将第二编码数据缓存到第二队列中。

这里的第二队列可以为fifo(firstinputfirstoutput，先入先出)队列。

s105：控制第二队列的读写速率，使对第二队列中的第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，得到第三编码数据。

为了保证对第二队列中的第二编码数据进行打孔删除和串并转换时读写同步，需要产生一个与第二编码数据严格对应的数据使能data_vld。这个数据使能通过一个位宽为2的计数器cnt_vld循环计数产生。按照预先设定的打孔序列的要求，如打孔序列为【110；101】，1表示保留，0表示删除，计数器将进行0/1/2循环计数。数据使能data_vld由计数器cnt_vld控制，计数器计0,1时，数据使能data_vld为1(高有效)，计数器计2时，数据使能data_vld为0(无效)。数据使能data_vld的第一个上升沿与第二编码数据的第一个数对齐，进而使第二编码数据中对应于打孔序列中1的数据的数据使能data_vld为高有效；使第二编码数据中对应于打孔序列中0的数据的数据使能data_vld为无效。最后用这个数据使能data_vld作为第二队列的写使能，第二编码数据作为写数据，进行打孔删除，再做一次串并转换，这样就完成了连续帧的3/4码率的卷积编码。

同理，也可以用这个数据使能data_vld作为第二队列的读使能，第二编码数据作为读数据，进行打孔删除，再做一次串并转换，以完成连续帧的3/4码率的卷积编码。

由于在上一步中进行了固定位置比特的打孔删除，所以缓存在第二队列中的数据在做串并转换并输出时要做到速率匹配，就要使用使第二队列的读速率小于写速率，具体的，控制所述第二队列读写速率的比值为1/3，即：wrclk＝3rdclk。

s106：将第三编码数据进行调制、插值和滤波处理后发送到译码端。

本实施例公开的一种基于连续帧的3/4码率的编码方法，在编码端，将1/2码率的卷积编码后得到的第一编码数据缓存到第一队列中，通过控制第一队列的读写速率，使对第一队列中的第一编码数据进行并串转换时读写同步，并将并串转换后得到的第二编码数据缓存到第二队列中，通过控制第二队列的读写速率，使对第二队列中的第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，保证在编码端可以对连续不断的数据进行3/4码率的卷积编译时，避免由于写速率过快导致数据编码中断，并避免由于读速率过快导致数据错位或溢出的问题，提高编码效率。

在译码端，缓存数据的读取要严格按照与编码端对应的打孔序列进行，但是译码端并不能确定接收到的数据流的起始位置，如打孔序列为【110；101】，实际3/4码率卷积编码输出的数据流可以表示为：11x11x11x……，x表示被删除的bit，则译码端接收到的数据流的起始位置的可能取值为11x，1x1和x11，译码端并不能确定实际接收到的数据流的起始位置为上述哪种起始位置取值方式。为了保证正确编码后能够实现正确的译码，请参阅图2，本实施例公开了一种应用于译码端的基于连续帧的3/4码率的译码方法，具体包括如下步骤：

s201：对编码端输出的编码数据进行滤波、解调和同步处理，得到第一待译码数据。

其中，编码数据是编码端利用上述实施例公开的基于连续帧的3/4码率的编码方法得到的。

由于在对接收到的编码端输出的编码数据进行滤波和解调处理涉及对编码数据的调整和纠正，若不进行同步处理，输出的第一待译码数据并不总是严格与编码端输出的编码数据对齐，常表现为数据在某一段是不连续的，非等间隔的。

为了使第一待译码数据的输出速率与编码端输出的编码数据的速率同步，在译码前需要对滤波、解调处理后的数据先进行缓存再输出，具体的，将编码端输出的编码数据进行滤波和解调处理后，缓存到第四队列中，第四队列可以为fifo(firstinputfirstoutput，先入先出)队列，控制第四队列的读速率与写速率相同，使第四队列输出的第一待译码数据的速率与编码端输出的编码数据的速率同步。其中，第四队列还可以为其他用于缓存数据的队列。

还可以采用其他用于对滤波、解调处理后的数据进行同步处理的方式，如将滤波、解调处理后的数据缓存到其他存储器，调整读写速率后再输出。

进一步，为了保证第四队列中有足够可读数据等待后续并串转换，可以对第四队列中缓存到的可读数据进行计数，当第四队列中缓存到的可读数据的数量大于预设值，该预设值为预先设定的，如1000，表示第四队列中有足够多的可读数据，此时使读使能有效，开始从第四队列中将数据取出，第四队列的写数据位宽2倍于读数据，实现并串转换，控制第四队列的读速率与写速率相同，使对第四队列中的数据进行并串转换后输出的第一待译码数据的速率与编码端输出的编码数据的速率同步。

与上述实施例同理，第四队列还可以为其他用于缓存数据的队列。除利用第四队列缓存队列实现同步处理之外，还可以采用其他用于实现同步处理的方式，如将滤波、解调处理后的数据缓存到其他存储器，对经过预设时间后，确定存储器中有足够多的可读数据等待后续并串转换后，调整存储器的读写速率后再输出。

s202：将第一待译码数据缓存到第三队列中。

第三队列可以为fifo(firstinputfirstoutput，先入先出)队列。

s203：控制第三队列的读写速率，使对第三队列中的第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据。

译码端在译码时往往并不能知晓数据流的起始位置，也就是说在译码时，并不能判断根据打孔序列进行删除时，删除的第一个bit数的位置，因此，在译码端需要对第一待译码数据进行盲译码。具体操作方法是：首先将第一待译码数据缓存在第三队列中。然后，根据给定的打孔序列【110；101】，实际3/4码率卷积编码输出的数据流可以表示为：11x11x11x……，x表示被删除的bit。实际上3/4码率卷积编码依次去掉了1/2码率卷积编码输出码字中，第二个码字的低位和第三个码字的高位，然后串行输出。

因此，在译码端数据流可能按照以下三种情况输入到译码模块①11x11x……；②1x11x1……；③x11x11……。所以，可以分三路并行分别进行补零。具体方法是：用第二计数器sup_cnt循环计数0、1、2。需要说明的是，第二计数器sup_cnt需要在已经有一段数据流缓存在第三队列中之后再开始计数。

然后用第二计数器sup_cnt控制产生了三个补零数据使能sup_vld1/2/3。这三个使能信号分别在第二计数器sup_cnt为0,1,2的时候为0，其他情况下均为1(高有效)。最后用三个补零数据使能sup_vld1/2/3分别并行读出第三队列缓存的数据流(即第一待译码数据)，也就是说，每种补零使能与第一待译码数据输入第三队列的每种形式一一对应。然后，用生成一个数据使能data_rdy罩住整个补零使能的长度。在这个长度内，三个补零数据使能sup_vld1/2/3为高时输出读出的缓存数据流，为低时，输出0。至此，补零完成，得到多路第二待译码数据。

还可以通过其他方式对第三队列中的第一待译码数据进行多路并行补零，如分别为每路假设一种数据流起始位置的取值，并分别预先设定与其相应的补零规则，进而实现多路并行补零。

为了保证对第三队列中的第一待译码数据进行多路并行补零时读写同步，第三队列的读速率要比写速率快，控制第三队列的读写速率的比值为3/2，即3wrclk＝2rdclk。

s204：分别对每路第二待译码数据进行重映射，得到每路第三待译码数据。

具体的，重映射的规则为：在非补零的位置，1对应111，0对应011；在补零的位置，0对应000。

s205：将每路第三待译码数据分别缓存到相应的译码队列中。

第四队列可以为fifo(firstinputfirstoutput，先入先出)队列。

s206：分别控制每个译码队列的读写速率，使对每个译码队列中的第三待译码数据进行串并转换时读写同步，得到每路第四待译码数据。

具体的，控制每个译码队列的读速率与写速率相同，使对每个译码队列中的第三待译码数据进行串并转换时读写同步。

s207：分别对每路第四待译码数据进行软译码，得到每路的译码结果；

具体的，通过输入维特比译码核进行软译码，即可得到译码结果。

s208：分别对每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流。

本实施例公开的基于连续帧的3/4码率的译码方法，通过同步处理使滤波、解调后的第一待译码数据的速率与编码端输出的编码数据的速率同步，并在盲译码阶段在数据比特流起始位置未知的情况下，通过对第一待译码数据进行多路并行补零、重映射和软译码，并将每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流，保证了译码的准确性，进而提升了译码效率。

基于上述实施例公开的一种基于连续帧的3/4码率的编码方法，本实施例对应公开了一种基于连续帧的3/4码率的编码装置，请参阅图3，该装置包括：

第一编码单元301，用于对原始数据流进行1/2码率的卷积编码，得到第一编码数据；

第一缓存单元302，用于将所述第一编码数据缓存到第一队列中；

第一速率控制单元303，用于控制所述第一队列的读写速率，使对所述第一队列中的所述第一编码数据进行并串转换时读写同步，得到第二编码数据；

第二缓存单元304，用于将所述第二编码数据缓存到第二队列中；

第二速率控制单元305，用于控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，得到第三编码数据；

数据发送单元306，用于将所述第三编码数据进行调制、插值和滤波处理后发送到译码端。

可选的，所述第二速率控制单元305，具体用于：

根据预设打孔序列，控制第一计数器输出与所述第二编码数据相对应的写使能；

控制所述第二队列读写速率的比值为1/3，根据所述第二编码数据对应的写使能的值对所述第二队列中的所述第二编码数据进行打孔删除和串并转换。

基于上述实施例公开的一种基于连续帧的3/4码率的译码方法，本实施例对应公开了一种基于连续帧的3/4码率的译码装置，请参阅图4，该装置包括：

数据接收单元401，用于对编码端输出的编码数据进行滤波、解调和同步处理，得到第一待译码数据，所述编码数据是编码端利用上述实施例公开的基于连续帧的3/4码率的编码方法得到的；

第三缓存单元402，用于将所述第一待译码数据缓存到第三队列中；

第三速率控制单元403，用于控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据；

重映射单元404，用于分别对每路所述第二待译码数据进行重映射，得到每路第三待译码数据；

第四缓存单元405，用于将每路所述第三待译码数据分别缓存到相应的译码队列中；

第四速率控制单元406，用于分别控制每个所述译码队列的读写速率，使对每个所述译码队列中的所述第三待译码数据进行串并转换时读写同步，得到每路第四待译码数据；

软译码单元407，用于分别对每路所述第四待译码数据进行软译码，得到每路的译码结果；

误比特检测单元408，用于分别对每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流。

可选的，所述数据接收单元401包括同步处理子单元，所述同步处理子单元包括：

缓存子单元，用于将所述编码端输出的编码数据进行滤波和解调处理后，缓存到第四队列中；

速率控制子单元，用于控制所述第四队列的读速率与写速率相同，使所述第四队列输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述速率控制子单元，具体用于：

对所述第四队列中可读数据进行计数；

当所述第四队列中可读数据的数量大于预设值时，控制所述第四队列的读速率与写速率相同，使对所述第四队列中的数据进行并串转换后输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

可选的，所述第三速率控制单元，具体用于：

根据打孔序列，确定所述第一待译码数据输入所述第三队列的多种可能形式；

控制第二计数器输出多种补零使能，每种补零使能与所述第一待译码数据输入所述第三队列的每种可能形式一一对应；

控制所述第三队列的读写速率的比值为3/2，分别根据每种补零使能对所述第三队列中的所述第一待译码数据进行并行补零，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据。

可选的，重映射的规则为：在非补零的位置，1对应111，0对应011；在补零的位置，0对应000。

本实施例还公开了一种基于连续帧的3/4码率的编译码系统，包括：编码端和译码端。

编码端，用于执行如下基于连续帧的3/4码率的编译码方法：

对原始数据流进行1/2码率的卷积编码，得到第一编码数据；

将所述第一编码数据缓存到第一队列中；

控制所述第一队列的读写速率，使对所述第一队列中的所述第一编码数据进行并串转换时读写同步，得到第二编码数据；

将所述第二编码数据缓存到第二队列中；

控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，完成3/4码率的卷积编码，得到第三编码数据；

将所述第三编码数据进行调制、插值和滤波处理后发送到译码端。

进一步，所述控制所述第二队列的读写速率，使对所述第二队列中的所述第二编码数据进行打孔删除和串并转换时读写同步，包括：

根据预设打孔序列，控制第一计数器输出与所述第二编码数据相对应的写使能；

控制所述第二队列读写速率的比值为1/3，根据所述第二编码数据对应的写使能的值对所述第二队列中的所述第二编码数据进行打孔删除和串并转换。

译码端，用于执行如下基于连续帧的3/4码率的译码方法：

对编码端输出的编码数据进行滤波、解调和同步处理，得到第一待译码数据，所述编码数据是编码端利用上述实施例公开的基于连续帧的3/4码率的编码方法得到的；

将所述第一待译码数据缓存到第三队列中；

控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据；

分别对每路所述第二待译码数据进行重映射，得到每路第三待译码数据；

将每路所述第三待译码数据分别缓存到相应的译码队列中；

分别控制每个所述译码队列的读写速率，使对每个所述译码队列中的所述第三待译码数据进行串并转换时读写同步，得到每路第四待译码数据；

分别对每路所述第四待译码数据进行软译码，得到每路的译码结果；

分别对每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流。

进一步，所述对编码端输出的编码数据进行同步处理，包括：

将所述编码端输出的编码数据进行滤波和解调处理后，缓存到第四队列中；

控制所述第四队列的读速率与写速率相同，使所述第四队列输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

进一步，所述控制所述第四队列的读速率与写速率相同，包括：

对所述第四队列中可读数据进行计数；

当所述第四队列中可读数据的数量大于预设值时，控制所述第四队列的读速率与写速率相同，使对所述第四队列中的数据进行并串转换后输出的所述第一待译码数据的速率与编码端输出的编码数据的速率同步。

进一步，所述控制所述第三队列的读写速率，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据，包括：

根据打孔序列，确定所述第一待译码数据输入所述第三队列的多种可能形式；

控制第二计数器输出多种补零使能，每种补零使能与所述第一待译码数据输入所述第三队列的每种可能形式一一对应；

控制所述第三队列的读写速率的比值为3/2，分别根据每种补零使能对所述第三队列中的所述第一待译码数据进行并行补零，使对所述第三队列中的所述第一待译码数据进行多路并行补零时读写同步，得到多路第二待译码数据。

进一步，重映射的规则为：在非补零的位置，1对应111，0对应011；在补零的位置，0对应000。

本实施例公开的一种基于连续帧的3/4码率的编译码系统，保证在编码端可以对连续不断的数据进行3/4码率的卷积编译时，避免由于写速率过快导致数据编码中断，并避免由于读速率过快导致数据错位或溢出的问题，提高编码效率，并通过同步处理使滤波、解调后的第一待译码数据的速率与编码端输出的编码数据的速率同步，并在盲译码阶段在数据比特流起始位置未知的情况下，通过对第一待译码数据进行多路并行补零、重映射和软译码，并将每路的译码结果进行误比特检测，并将误比特率最小的一路信号确定为最终译码输出比特流，保证了译码的准确性，进而提升了译码效率。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。