采样器偏差消除方法、电路、判决反馈电路及接收装置与流程

本发明涉及芯片设计领域，特别是涉及一种采样器偏差消除方法、电路、判决反馈电路及接收装置。

背景技术：

高速SERDES(Serializer/Deserializer,串并收发器)接收端中的采样器电路功能主要是用于对模拟前端输出的模拟信号进行采样量化，从而得到逻辑信号0和1，以便后续电路处理。

由于半导体制造工艺的限制，实际制造出来的采样器电路的判决门限相对于设计目标会存在一定的偏差，如图1所示。

图1中，采样器(SLICER)设计预期门限是V0，当输入模拟信号的电压高于V0则输出1，否则输出0；但实际电路制造出来可能变成V1或V2(和设计预期偏差了△V1或△V2)，并且V1或V2将会是一个小的电压区域，当输入模拟信号的电压高于该区域，则输出1，当落在该区域内，输出1或0不定，否则输出0。

采样器电路的这种缺陷是导致高速SERDES接收误码率增加的一个因素，随着高速SERDES的工作速率越来越高，这种偏差带来的影响会越来越大。为了降低高速SERDES的接收误码率，提升性能，消除这种电路偏差是有必要的。

现有技术中确定采样器(SLICER)偏差值一般是正向扫描加反向扫描最后再取平均值的方法，如图2所示。数字控制逻辑先从最小电压档位0000(二进制数)开始向上扫描，当观测到采样器的输出由1变为0时，记录下当前的电压档位数字码CODE1；然后再从最高电压档位1111(二进制数)开始向下扫描，当观察到采样器的输出由0变为1时，记录下当前的电压档位数字码CODE2；最后再取平均值(CODE1+CODE2)/2为采样器的偏差值。图4示例中得到的偏差值为(1001+1011)/2＝1010(二进制数)。

现有技术中正向扫描加反向扫描最后再取平均值的方法确实可以得到比较精确的采样器偏差值，但是因为必须要遍历所有电压档位，需要的扫描时间会比较长，所以其效率比较低。对于某些需要快速启动的应用场景，可能都无法满足性能要求。因此，如何提出一种扫描时间短、效率高的采样器偏差消除方法和电路已成为本领域技术人员亟待解决的问题之一。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种采样器偏差消除方法、电路、判决反馈电路及接收装置，用于解决现有技术中采样器偏差消除方法和电路的扫描时间长、效率低的问题。

为实现上述目的及其他相关目的，本发明提供一种采样器偏差消除方法，所述样器偏差消除方法包括以下步骤：

S1：配置数字码变化量、比特上限值和迭代上限值；

S2：将采样器的第一输入端设置为预设电压；

S3：将数字码设定为起始值，并将所述起始值对应的补偿电压从所述采样器的第二输入端输入，此时所述采样器输出为第一状态；

S4：按照所述数字码变化量逐次单调地改变所述数字码并得到对应的所述采样器输出，直到所述采样器的输出由第一状态变为第二状态，完成粗扫描，此时的数字码为粗略偏差值；

S5：基于步骤S4中的所述粗略偏差值调整所述数字码，并基于所述比特上限值和所述迭代上限值进行精确扫描，确定精确偏差值：

S6：将所述采样器第二输入端设置为步骤S5中的所述精确偏差值对应的补偿电压，以消除所述采样器的偏差；

S7：将所述采样器第一输入端切换至数据通路。

可选地，在步骤S3中，所述起始值为最大数字码或最小数字码；当所述起始值为最大数字码时，第一状态为0，第二状态为1，所述最大数字码对应的补偿电压为最大偏差校准电压，步骤S4中按照所述数字码变化量逐次减小数字码，直到所述采样器的输出为1；当所述起始值为最小数字码时，第一状态为1，第二状态为0，所述最小数字码对应的补偿电压为最小偏差校准电压，步骤S4中按照所述数字码变化量逐次增加数字码，直到所述采样器的输出为0。

可选地，步骤S5包括以下子步骤：

S501：将比特计数器清零；

S502：所述采样器持续输出数据，每次输出1比特数据，每输出1次数据，将比特计数器加1，直到比特总数达到比特上限值；

S503：判断所述采样器输出的0和1的比特数是否相等或迭代次数是否达到所述迭代上限值；当所述采样器输出的0和1的比特数相等或迭代次数达到所述迭代上限值时，跳转到步骤S6；当所述采样器输出的0和1的比特数不等且迭代次数未达到所述迭代上限值时，跳转到步骤S504；

S504：确定输出的0比特数是否大于1的比特数，当输出的0比特数大于1的比特数时，跳转到步骤S506；当输出的0比特数小于1的比特数时，跳转到步骤S505；

S505：数字码加1，并判断所述起始值是否为所述最大数字码，当所述起始值为所述最大数字码时，跳转到步骤S507；当所述起始值不为所述最大数字码时，返回步骤S501；

S506：数字码减1，并判断所述起始值是否为所述最小数字码，当所述起始值为所述最小数字码时，跳转到步骤S507；当所述起始值不为所述最小数字码时，返回步骤S501；

S507：将迭代次数计数器加1，返回步骤S501。

可选地，在步骤S1中，根据制造工艺和设计需求来配置所述数字码变化量、所述比特上限值和所述迭代上限值，以满足预设的扫描速度和精确度。

可选地，在步骤S2中，所述预设电压为共模电压。

可选地，所述数字码变化量大于等于2。

可选地，在步骤S2和S7中，所述采样器的第一输入端通过开关进行切换是连接所述预设电压还是连接所述数据通路。

可选地，所述数字码通过数模转换模块进行转换，将所述数字码转换为与之对应的补偿电压。

本发明还提供一种采样器偏差消除电路，所述采样器偏差消除电路包括：数字控制逻辑模块，数模转换模块，采样器和开关；

所述开关的第一输入端连接预设电压，第二输入端连接数据通路，控制端接收控制信号，基于所述控制信号对输入信号进行选择；

所述数字控制逻辑模块和所述采样器的输出端连接，基于采样器输出信号输出控制信号和数字码；

所述数模转换模连接所述数字控制逻辑模块的输出端，基于所述数字码输出对应的补偿电压；

所述采样器第一输入端连接所述开关的输出端，第二输入端连接所述数模转换模块的输出端，基于所述补偿电压消除所述采样器的偏差。

可选地，所述采样器的输入信号还包括时钟信号。

本发明还提供一种判决反馈电路，所述判决反馈电路包括：加法器，滤波模块和上述的采样器偏差消除电路；

所述加法器第一输入端接收模拟信号，第二输入端连接所述滤波模块输出端，将第一输入端和第二输入端接收的信号进行相加输出合路模拟信号；

所述采样器偏差消除电路连接所述加法器输出端，将所述合路模拟信号作为数据通路输入所述采样器偏差消除电路，基于所述合路模拟信号输出采样信号；

所述滤波模块连接所述采样器偏差消除电路的输出端，对所述采样信号进行滤波，输出滤波信号。

可选地，所述滤波模块为有限脉冲响应滤波器。

本发明还提供一种接收装置，所述接收装置包括：模拟前端，时钟数据恢复模块和上述的判决反馈电路；

所述模拟前端接收输入信号；

所述判决反馈电路连接所述模拟前端的输出端，基于恢复时钟信号，对所述模拟前端的输出信号进行采样，输出采样信号；

所述时钟数据恢复模块连接所述判决反馈电路的输出端，基于所述采样信号输出所述恢复时钟信号和恢复数据信号。

如上所述，本发明的一种采样器偏差消除方法、电路、判决反馈电路及接收装置，具有以下有益效果：

1在本发明的用于消除采样器偏差的方法，不用遍历所有偏差校准电压的档位，所以该方案可以较大程度地提升扫描效率，且精确度也和现有技术相当；

2本发明的采样器偏差消除电路、判决反馈电路和接收装置的电路结构简单，有利于芯片的集成化设计。

附图说明

图1显示为现有技术中采样器输出采样值的偏差示意图；

图2显示为现有技术中确定采样器的偏差值的扫描方法示意图；

图3显示为本发明的采样器偏差消除方法流程图；

图4显示为本发明的采样器偏差消除电路的示意图；

图5显示为本发明的判决反馈电路示意图；

图6显示为本发明的接收装置的示意图。

元件标号说明

1 采样器偏差消除电路

11 数字控制逻辑模块

12 数模转换模块

13 采样器

14 开关

2 滤波模块

3 加法器

4 判决反馈电路

5 模拟前端

6 时钟数据恢复模块

S1～S7；S501～S507 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图3所示，本实施例提供一种采样器偏差消除方法，包括以下步骤：

S1：配置数字码变化量、比特上限值和迭代上限值；

S2：将采样器的第一输入端设置为预设电压；

S3：将数字码设定为起始值，并将所述起始值对应的补偿电压从所述采样器的第二输入端输入，此时所述采样器输出为第一状态；

S4：按照数字码变化量逐次单调地改变数字码并得到对应的采样器输出状态，直到采样器的输出由第一状态变为第二状态，完成粗扫描，此时的数字码为粗略偏差值；

S5：基于步骤S4中的粗略偏差值对数字码进行加1或减1，并基于比特上限值和迭代上限值进行精确扫描，确定精确偏差值；

S6：将所述采样器第二输入端设置为步骤S5中的精确偏差值对应的补偿电压，以消除采样器的偏差；

S7：将采样器第一输入端切换至数据通路。

具体地，在步骤S1中，根据制造工艺和设计需求来配置数字码变化量、比特上限值和迭代上限值，以满足预设的扫描速度和精确度。作为示例，所述数字码变化量大于等于2，在实际使用中可根据需要设置所述数字码变化量，不以本实施例为限。

需要说明的是，当增加所述数字码变化量时，会使粗扫描(对应步骤S4)的速度增加，但是可能会跃过目标档位较多，导致精确扫描(对应步骤S5)的偏差增加，这时就可能需要增大迭代上限值，以确保精确度，但增大迭代上限值会导致精确扫描时的迭代次数增加，降低精确扫描的速度，影响效率；当补偿电压落入采样器的输出不定区间时，采样器的输出为1或0，这具有不确定性，当增加比特上限值时，可以更准确地反应1或者0出现的概率，更精确地收敛到所述精确偏差值，但这同时也会降低精确扫描的速度，影响效率，所以，要根据预设的扫描速度和精确度合理地配置数字码变化量、比特上限值和迭代上限值。

具体地，在步骤S2中，所述预设电压为共模电压(Common Voltage)。

需要说明的是，当所述采样器的第一输入端为共模电压时，所述采样器的输出完全由采样器的第二输入端决定，即此时在不输入外界的数据情况下，通过步骤S3～S5来确定所述采样器的判决门限相对于设计目标存在的精确偏差值。但所述预设电压包括但不限于本实施例所列举的共模电压，当不为共模电压时，需要除去该预设电压对应的偏差来确定所述采样器的判决门限相对于设计目标存在的精确偏差值。

具体地，在步骤S3中，所述起始值为最大数字码或最小数字码；当所述起始值为最大数字码时，第一状态为0，第二状态为1，所述最大数字码对应的补偿电压为最大偏差校准电压，步骤S4中按照所述数字码变化量逐次减小数字码，直到所述采样器的输出为1；当所述起始值为最小数字码时，第一状态为1，第二状态为0，所述最小数字码对应的补偿电压为最小偏差校准电压，步骤S4中按照所述数字码变化量逐次增加数字码，直到所述采样器的输出为0。

具体地，步骤S5包括以下子步骤：

S501：将比特计数器清零；

S502：所述采样器持续输出数据，每次输出1比特数据，每输出1次数据，将比特计数器加1，直到比特总数达到比特上限值；

S503：判断所述采样器输出的0和1的比特数是否相等或迭代次数是否达到所述迭代上限值；当所述采样器输出的0和1的比特数相等或迭代次数达到所述迭代上限值时，跳转到步骤S6；当所述采样器输出的0和1的比特数不等且迭代次数未达到所述迭代上限值时，跳转到步骤S504；

S504：确定输出的0比特数是否大于1的比特数，当输出的0比特数大于1的比特数时，跳转到步骤S506；当输出的0比特数小于1的比特数时，跳转到步骤S505；

S505：数字码加1，并判断所述起始值是否为所述最大数字码，当所述起始值为所述最大数字码时，跳转到步骤S507；当所述起始值不为所述最大数字码时，返回步骤S501；

S506：数字码减1，并判断所述起始值是否为所述最小数字码，当所述起始值为所述最小数字码时，跳转到步骤S507；当所述起始值不为所述最小数字码时，返回步骤S501；

S507：将迭代次数计数器加1，返回步骤S501。

需要说明的是，在步骤S502中，所述比特总数是指所述采样器输出的0和1的比特的总数；每对数字码进行一次调整，都要进行步骤S501～S503，在步骤S502中，需要将采样器输出比特上限值数量的比特数再进行S503的判断，所述比特上限值设置的越大越能反正真实的概率，S503中“输出的0和1比特数相等”即为0和1出现的概率相等各为50％，这时数字码即为精确偏差值；但在实际过程当中，比特0和1出现的概率正好相等的概率比较小，这取决于电路设计中补偿电压档位的步长和制造工艺等因素。在扫描的过程中出现的比较大的概率是在精确偏差值的上下不断重复步骤S505和S506，这时候就需要设置收敛标准，否则就可能无法收敛，这个收敛标准就是迭代上限值，在设计时需要根据具体需求来配置。

需要说明的是，在步骤S504中，当输出的0的比特数大于1的比特数时，只有当起始值为最小数字码时，才将迭代次数计数器加1；同理，在步骤S504中，当输出的0的比特数小于的1比特数时，只有当起始值为最大数字码时，才将迭代次数计数器加1。

具体地，在步骤S2和S7中，所述采样器的第一输入端通过开关进行切换是连接所述预设电压还是连接所述数据通路。

更具体地，所述开关通过数字控制逻辑模块进行控制。

具体地，所述数字码通过数模转换模块(Digital to Analog Converter，DAC)12进行转换，将所述数字码转换为与之对应的补偿电压。

需要说明的是，控制所述开关的模块、将数字码转换为与之对应的补偿电压的模块包括但不限于本实施例所列举，任意能够根据设计需要对开关进行控制的模块，将所述数字码转换为与之对应的补偿电压的模块均满足该发明。

该实施例中用于采样器偏差消除方法的工作流程为：将所述采样器的第一输入端连接共模电压，此时采样器的输出端完全由数模转换模块12输出的补偿电压来决定；然后通过数字控制逻辑模块不断根据预先设置的数字码变化量来逐次单调地调整数字码，直到采样器的输出状态发生变化，此时的数字码为粗略偏差值；再基于粗略偏差值，数字控制逻辑模块将数字码逐次增加1或减少1，并将输出的比特数和迭代次数进行计数，当迭代次数达到预设值的迭代上限值，或输出的0或1比特数相等时，此时的数字码为精确偏差值；最后将采样器第二输入端设置为精确偏差值对应的补偿电压，第一输入端切换为数据通路，这样在采样器第一输入端连接数据通路时，都会加上该补偿电压，从而使得所述采样器可以更精确地对数据通路对应的数据信号进行采样量化。

进一步需要说明的是，因为不用遍历所有偏差校准电压的档位，所以该方案可以较大程度地提升扫描效率，并且精确度也和背景技术中的方法相当；以数字码变化量为2为例，再合理地配置比特上限值和迭代上限值，在最坏情况下，消耗的时间大约为背景技术方法的一半，但精确度和背景技术中的相当。

实施例二

如图4所示，本实施例提供一种采样器偏差消除电路1，所述采样器偏差消除电路1可以用于实现实施例一中的采样器偏差消除方法，但采样器偏差消除电路的实现的功能包括但不限于实施例中的采样器偏差消除方法。所述采样器偏差消除电路包括：数字控制逻辑模块11，数模转换模块12，采样器13和开关14；

所述开关14的第一输入端连接预设电压，第二输入端连接数据通路，控制端接收控制信号，基于所述控制信号对输入信号进行选择；

所述数字控制逻辑模块11和所述采样器13的输出端连接，基于采样器输出信号输出控制信号和数字码；

所述数模转换模块12连接所述数字控制逻辑模块11的输出端，基于所述数字码输出对应的补偿电压。

所述采样器13第一输入端连接所述开关14的输出端，第二输入端连接所述数模转换模块12的输出端，基于所述补偿电压消除所述采样器的偏差。

具体地，所述采样器13的输入信号还包括时钟信号。

实施例三

如图5所示，本实施例提供一种判决反馈(Decision Feedback Equalizer，DFE)电路4，包括加法器3，滤波模块2和实施例二中所述的采样器偏差消除电路1；

所述加法器3第一输入端接收模拟信号，第二输入端连接所述滤波模块2，将第一输入端和第二输入端接收的信号进行相加输出合路模拟信号；

所述采样器偏差消除电路1连接所述加法器3的输出端，将所述合路模拟信号作为数据通路输入所述采样器偏差消除电路，基于所述合路模拟信号输出采样信号；

所述滤波模块2连接所述采样器偏差消除电路1的输出端，对所述采样信号进行滤波，输出滤波信号。

具体地，所述滤波模块2为有限脉冲响应(Finite Impulse Response，FIR)滤波器。

需要说明的是，所述滤波模块2包括但不限于本实施例所列举，任意能够满足设计要求对采样信号进行滤波的滤波模块组成均满足该发明。

进一步需要说明的是，本实施例的判决反馈电路的作用是用于消除码间干扰(ISI，Inter Symbol Interference)。

实施例四

如图6所示，本实施例提供一种接收装置，所述接收装置包括：模拟前端(Analog Front End，AFE)5，时钟数据恢复(Clock Data Recovery，CDR)模块6和实施例三中所述的判决反馈电路4；

所述模拟前端5接收输入信号；

所述判决反馈电路4连接所述模拟前端5的输出端，基于恢复时钟信号，对所述模拟前端5的输出信号进行采样，输出采样信号；

所述时钟数据恢复模块6连接所述判决反馈电路4的输出端，基于采样信号输出所述恢复时钟信号和恢复数据信号。

需要说明的是，所述恢复时钟信号作为时钟信号输入至所述判决反馈电路4中的采样器偏差消除电路1中的采样器13。

综上所述，本发明提供一种采样器偏差消除方法，将所述采样器的第一输入端设置为共模电压，此时采样器的输出端完全由数模转换模块12输出的补偿电压来决定；然后通过根据预先设置的数字码变化量来逐次调整数字码，直到采样器的输出状态发生变化，此时的数字码为粗略偏差值；再基于粗略偏差值，对数字码进行调整，并将输出的比特数和迭代次数进行计数，当迭代次数达到迭代上限值，或输出的0或1比特数相等时，此时的数字码为精确偏差值；最后将采样器第二输入端设置为精确偏差值对应的补偿电压，第一输入端设置为数据通路，这样在采样器正常工作时，都会加上该补偿电压，从而使得采样器可以更精确地对数据通路对应的数据信号进行采样量化；本发明还提供一种用于采样器偏差消除电路1，包括数字控制逻辑模块11，数模转换模块12，采样器13和开关14；本发明还提供一种判决反馈电路4，包括加法器3，滤波模块2和上述的采样器偏差消除电路1；本发明还提供一种接收装置包括：模拟前端5，时钟数据恢复模块6和上述的判决反馈电路4。本发明的用于采样器偏差消除方法不用遍历所有偏差校准电压的档位，所以该方法可以较大程度地提升扫描效率，并且精确度也和背景技术中的方法相当；本发明的采样器偏差消除电路、判决反馈电路和接收装置的电路结构简单，有利于芯片的集成化设计。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。