功率放大器模块的制作方法

功率放大器模块
1.对相关申请的交叉引用
2.本技术为2020年10月12日提交并且标题为“具有倒装芯片拓扑的晶体管和包含所述晶体管的功率放大器(transistor with flip-chip topology and power amplifier containing same)”的同在申请中的美国专利申请第17/068051号的部分接续申请。
技术领域
3.本发明大体上涉及半导体装置。更具体地说，本发明涉及具有具有倒装芯片拓扑的晶体管的功率放大器。


背景技术：

4.功率放大器通常包括模块基板和至少一个射频(rf)功率晶体管管芯，所述rf功率晶体管管芯以直立或非反转朝向安装到模块基板。模块基板可为例如印刷电路板(pcb)、陶瓷基板或具有导电布线特征的另一基板，rf功率晶体管管芯与所述导电布线特征电互连。给定功率放大器可包含单个rf功率晶体管管芯或多个rf功率晶体管管芯以及任何数目个其它微电子组件，例如离散放置的电容器和电阻器。
5.通过常规设计，rf功率晶体管管芯通常包括充当rf功率晶体管管芯的背侧触点(例如，接地)的金属化背侧，该金属化背侧电耦合到集成到管芯中的晶体管电路的对应端。举例来说，在场效应晶体管(fet)的情况下，fet的源极端可以经由此类背侧触点电耦合到接地。与晶体管的其它端(例如，在fet的情况下为栅极端和漏极端)的触点可以形成为位于在rf功率晶体管管芯的前侧上的输入和输出接合衬垫，并且具体地说，形成在形成于管芯主体前侧上的多层系统的外部端表面中。当安装在给定系统(例如，功率放大器)内时，焊线可形成于前侧输入和输出接合衬垫与模块基板的对应电布线特征之间以完成rf功率晶体管管芯的电互连。


技术实现要素：

6.在所附权利要求书中限定本公开的各方面。
7.在第一方面中，提供一种放大器模块，所述放大器模块包括模块基板以及第一功率晶体管管芯和第二功率晶体管管芯。所述模块基板具有安装表面和在所述安装表面处的多个导电特征。所述第一功率晶体管管芯耦合到所述安装表面，并且具有第一输入/输出(i/o)接触衬垫和第二i/o接触衬垫以及第一接地接触衬垫。所述第一i/o衬垫和所述第二i/o衬垫以及所述第一接地接触衬垫全部在所述第一功率晶体管管芯的面向所述模块基板的所述安装表面的第一表面处暴露。所述第二功率晶体管管芯也耦合到所述安装表面，并且具有第三i/o接触衬垫和第四i/o接触衬垫以及第二接地接触衬垫。所述第三i/o接触衬垫和所述第四i/o接触衬垫在所述第二功率晶体管管芯的背对所述模块基板的所述安装表面的第一表面处暴露，且所述第二接地接触衬垫在所述第二功率晶体管管芯的面向所述模块基板的所述安装表面的第二表面处暴露。
8.在第二方面中，提供一种多尔蒂(doherty)放大器模块，所述多尔蒂放大器模块包括模块基板、第一放大器路径、第二放大器路径和组合节点。所述模块基板具有安装表面和在所述安装表面处的多个导电特征。所述第一放大器路径包括第一输入、第一输出和耦合到所述安装表面的第一功率晶体管管芯。所述第一功率晶体管管芯具有耦合到所述第一输入的第一i/o接触衬垫、耦合到所述第一输出的第二i/o接触衬垫，以及第一接地接触衬垫，所述接触衬垫全部在所述第一功率晶体管管芯的面向所述模块基板的所述安装表面的第一表面处暴露。所述第二放大器路径包括第二输入、第二输出和耦合到所述安装表面的第二功率晶体管管芯。所述第二功率晶体管管芯具有耦合到所述第二输入的第三i/o接触衬垫、耦合到所述第二输出的第四i/o接触衬垫，以及第二接地接触衬垫。所述第三i/o接触衬垫和所述第四i/o接触衬垫在所述第二功率晶体管管芯的背对所述模块基板的所述安装表面的第一表面处暴露，且所述第二接地接触衬垫在所述第二功率晶体管管芯的面向所述模块基板的所述安装表面的第二表面处暴露。所述组合节点电耦合到所述第一放大器路径和所述第二放大器路径的所述第一输出和所述第二输出。
附图说明
9.附图用来另外示出各种实施例并解释根据本发明的所有各种原理和优点，在附图中的类似附图标记指代贯穿不同视图的相同的或功能类似的元件，各图不一定按比例绘制，附图与下文的详细描述一起并入本说明书并且形成本说明书的一部分。
10.图1示出共同源极fet装置配置的示意图；
11.图2示出现有技术半导体装置的布局的部分平面图；
12.图3示出图2的现有技术半导体装置的侧视图；
13.图4示出根据实施例的具有倒装芯片拓扑的半导体装置的简化横截面侧视图；
14.图5示出图4的半导体装置的简化平面图；
15.图6示出在图5中由虚线框划定界限的半导体装置的放大部分的平面图；
16.图7示出可并入有半导体装置的较大电子组合件(部分地示出)的图4到6的半导体装置的部分等角视图；
17.图8示出根据另一实施例的包含具有倒装芯片拓扑的至少一个半导体装置的功率放大器集成电路的平面图；
18.图9示出根据另一实施例的功率放大器集成电路的平面图，所述功率放大器集成电路包含具有倒装芯片拓扑的至少一个半导体装置和具有非倒装芯片拓扑的至少一个其它半导体装置；
19.图10示出根据又一实施例的功率放大器集成电路的平面视图，所述功率放大器集成电路包含具有倒装芯片拓扑的至少一个半导体装置和具有非倒装芯片拓扑的至少一个其它半导体装置；
20.图11示出根据实施例的多尔蒂功率放大器的示意图；
21.图12示出根据另一实施例的功率放大器模块的平面图，所述功率放大器模块体现图11的多尔蒂功率放大器，并且包括具有倒装芯片拓扑的至少一个半导体装置和具有非倒装芯片拓扑的至少一个其它半导体装置；
22.图13示出图12的多尔蒂功率放大器模块沿着线13-13的侧视横截面图；
23.图14示出根据又一实施例的功率放大器模块的平面图，所述功率放大器模块体现图11的多尔蒂功率放大器，并且包括具有倒装芯片拓扑的至少一个半导体装置和具有非倒装芯片拓扑的至少一个其它半导体装置；以及
24.图15示出图14的多尔蒂功率放大器模块沿着线15-15的侧视横截面图。
具体实施方式
25.概括地说，本文中所公开的实施例涉及半导体装置和功率放大器系统/模块，并且更具体地说，涉及具有倒装芯片拓扑的晶体管装置和并入有此类倒装芯片晶体管装置的功率放大器。晶体管装置实施于半导体管芯(在本文中称为“功率晶体管管芯”)中，且承载晶体管的半导体管芯可物理耦合且电耦合到模块基板。晶体管装置的实施例的布局经由前侧输入/输出(i/o)接口实现晶体管输入、输出和源极端的互连。包含在管芯的前侧i/o接口中的接触衬垫与模块基板的对应电布线特征之间的电互连可以利用例如焊球或导电柱的导电连接元件形成，以避免使用焊线。晶体管装置的实施例的布局实现晶体管指形件之间的间隙的有效利用以产生用于源极区的接触衬垫，由此导致紧凑的晶体管。此外，所述拓扑实现穿过图案化导电材料的源极电流的垂直流动和从管芯主体的前侧延伸穿过互连结构的导电垂直连接(例如，通孔)以提供到接地的低阻抗路径。另外，通常接地的源极触点在输入接触衬垫与输出接触衬垫之间的布置可提供功率晶体管管芯的输入与输出之间的有效隔离。此类倒装芯片半导体装置可非常适合于并入到功率放大器(例如，模块化电子组合件)中，所述功率放大器包含用于功率或信号放大目的的至少一个射频(rf)功率晶体管管芯。当如此并入时，给定的倒装芯片半导体装置可以反转朝向安装到例如印刷电路板(pcb)或陶瓷基板的模块基板，使得半导体装置的前侧i/o接口面向模块基板的管芯支撑表面。额外晶体管装置(即，承载晶体管的管芯)还可安装到模块基板，并且那些额外晶体管装置可具有倒装芯片和/或非倒装芯片拓扑。
26.提供本公开是为了以能够实现的方式进一步解释根据本发明的至少一个实施例。另外提供本公开以加强对本发明的创造性原理和优点的理解和了解，而不是以任何方式限制本发明。本发明仅通过所附权利要求书限定，包括在本技术及提出的那些权利要求的全部等效物的未决期间所进行的任何修正。
27.应理解，例如第一和第二、顶部和底部等等关系术语(如果存在)的使用仅用于区分实体或动作，而不必要求或意指在此类实体或动作之间的任何实际此种关系或次序。此外，附图中的一些可通过使用各种底纹和/或阴影线来说明以区分在各个结构性层内产生的不同元件。可利用当前和未来的沉积、图案化、蚀刻等微型制造技术产生结构性层内的这些不同元件。因此，尽管在附图中利用了不同的底纹和/或阴影线，但是结构性层内的不同元件可由相同材料形成。
28.参考图1，图1示出共同源极场效应晶体管(fet)装置配置20的示意图。在共同源极fet配置20中，栅极g充当输入端口22(例如，信号输入或控制)，并且漏极d充当输出端口24(例如，信号输出或电流供应)。源极s充当共同源极配置20中的共同连接26(例如，接地或参考电压)，因为源极s为如图1中所示接地的fet引脚或端。因此，共同源极配置20为两端口有源装置的例子，其中fet的三个引脚/端中的两个(即，栅极端和漏极端)充当输入和输出端口，并且第三引脚/端(即，源极端)用作共同连接。为了论述清楚起见，本文所论述的晶体管
布局具有共同源极配置20。然而，以下论述等效地应用于其它双端口有源半导体装置配置，其中例如栅极可充当共同连接或漏极可充当共同连接。
29.参考图2和3，图2示出现有技术“非倒装芯片”半导体装置或管芯30的布局的部分平面图，并且图3示出半导体装置30的简化侧视图。即，半导体装置30为常规管芯布置的例子。半导体装置30包括基底半导体基板32(也称为基底基板或管芯主体)，所述基底半导体基板32具有相应上表面34和下表面36(见图3)。基底基板32可由半导体材料形成，所述半导体材料包括但不限于硅、氮化镓(gan)、硅锗(sige)或其组合。在一些情况下，半导体材料可形成于绝缘材料上或包括绝缘材料(例如，基底半导体基板32可为绝缘体上硅(soi)基板)。
30.在本文中称为互连结构38的堆积结构或前侧层系统形成于基底基板32的上表面上。互连结构38可包括与介电材料层交替布置的图案化导电材料层，以及从基底基板32的上表面34延伸穿过互连结构38的导电垂直连接(即，导电通孔)。基底基板32的上表面34与下表面36之间的电连接可使用导电穿基板通孔(tsv)来进行。在所说明的配置中，半导体装置30包括多个源极通孔40。源极通孔40在图2中表示为虚线椭圆形且在图3中表示为虚线列，因为源极通孔40可能不延伸到或完全穿过半导体装置30的上覆互连结构38中，且因此在图2的俯视图中不可见。
31.半导体装置30包括有源区域(例如，晶体管)，所述有源区域包括基底基板32中的多个交替布置的、细长的、掺杂的漏极和源极半导体区，以及位于邻近漏极与源极区之间的细长沟道区50。栅极结构形成于在掺杂漏极与源极区之间的基底基板32的上表面34上方的沟道区上。多个并联的细长晶体管触点42大体上在导电栅极歧管53与漏极歧管47之间延伸，导电栅极歧管53与漏极歧管47又电耦合到半导体装置30的相应栅极接合衬垫44和漏极接合衬垫46。在此例子中，栅极接合衬垫44和漏极接合衬垫46定位在互连结构38的顶侧外部部分或上表面48(见图3)处或上。这些栅极接合衬垫44和漏极接合衬垫46适当地经由栅极歧管53和漏极歧管47电连接到触点42，所述栅极歧管53和漏极歧管47形成于互连结构38的图案化导电材料(未示出)中。另外，如上文所提及，半导体装置30在基底基板32中包括在栅极结构之下的多个沟道区50，其中沟道区50特别地包括在邻近漏极与源极区之间和触点42中的相邻触点之间的空间中的掺杂或未掺杂的半导体材料。在半导体装置30中，触点42包括多个细长栅极触点52、多个细长漏极触点54和多个细长源极触点56。
32.细长导电栅极触点52电耦合到上覆沟道区50的栅极结构。栅极触点52从电耦合到一个或多个栅极接合衬垫44的导电栅极歧管53朝向(但不延伸到)导电漏极歧管47延伸，所述导电漏极歧管47电耦合到一个或多个漏极接合衬垫46。细长导电漏极触点54从电耦合到一个或多个漏极接合衬垫46的漏极歧管47朝向(但不延伸到)栅极歧管53延伸，所述栅极歧管53电耦合到一个或多个栅极接合衬垫44。栅极触点52可上覆沟道区50，且栅极歧管53电互连所有的多个细长栅极触点52。在其它布置中，可以实施多个栅极歧管，其中每个栅极歧管将栅极触点的子集电连接到一个或多个栅极接合衬垫44。细长漏极触点54通常沿着沟道区50的侧面在掺杂漏极半导体区上延伸，并且漏极歧管47将所有的细长漏极触点54电互连到漏极接合衬垫46。伸长源极触点56中的每一个电耦合于掺杂源极半导体区与源极通孔40中的一个或多个之间，且源极通孔40邻近于栅极触点52而定位。源极通孔40中的每一个延伸穿过基底基板32以在耦合到半导体装置30的相应源极通孔40和下表面36(例如，且耦合到在充当接地参考的半导体装置30的下表面36上的导电层58，见图3)的源极触点56中的一
个或多个之间提供导电路径。因此，到栅极结构(经由栅极接合衬垫44、栅极歧管53和栅极触点52)和到漏极区(经由漏极接合衬垫46、漏极歧管47和漏极触点54)的电连接在装置30的上表面48(即，经由栅极接合衬垫44和漏极接合衬垫46)处进行，并且到源极区(经由导电层58、源极通孔40和源极触点56)的电连接在装置30的下表面36处进行(即，经由导电层58)。
33.如本文中所使用，“源极到漏极间距”指源极触点56与漏极触点54中的相邻触点的中心之间的距离(在图2中的水平方向上)。如本文中所使用，晶体管“指形件”包括邻近源极、沟道和漏极区以及其相关联源极、栅极和漏极触点(例如，如由框57包围)的组合。在图中2，半导体装置30包括多个晶体管指形件。另外，晶体管“指形件”还可视为管芯上的一对相邻的源极触点和漏极触点的分组，且“源极到漏极间距”因此还可指给定晶体管指形件的一对源极触点和漏极触点的中心之间的距离(在水平方向上)。
34.特别参考图3，当安装在给定系统内时，导电层58耦合到导电接地特征(例如，模块基板66的接地导电迹线、通孔或嵌入式铸件(coin)68)，并且焊线60可形成于前侧接合衬垫(例如，栅极接合衬垫44和漏极接合衬垫46)与二级结构(例如，模块基板66)的对应电布线特征62、64之间以完成半导体装置30在系统内的电互连。因为焊线60用于提供到管芯30的电连接，所以非倒装芯片管芯30可替代地称为“焊线管芯”。
35.高效功率放大器(power amplifier，pa)设计正逐渐变成无线通信系统的组成部分。实际上，蜂窝基站市场正缓慢地转变成预期适用于第五代(fifth generation，5g)通信的基于氮化镓(gan)的射频(rf)产品。在使用多尔蒂pa电路或其它多路径pa电路的许多实施方案中，物理管芯面积属于关键问题，这是由于包括在商业无线基础设施系统中的功率晶体管产品对成本以及面积/体积/重量越来越敏感。运用gan技术，这是尤其重要的，因为每平方毫米的技术比硅(si)或其它基于iii-v的半导体要昂贵得多。由于gan不是在天然基板上制造的，晶格失配可防止晶片大小超过直径约6英寸。因此，每一gan晶片产生的功率晶体管管芯比通常使用si晶片技术所能达到的要少。
36.令人遗憾地，线接合过程可能是耗时的，因此成本高的组装过程。此外，包括焊线60以将电力传送到半导体装置30或从半导体装置30传送电力的总体晶体管大小对于pa电路大小来说是至关重要的。即，线接合的半导体管芯归因于焊线60的存在而消耗额外空间。此外，归因于线接合互连(例如，焊线60)的损耗和耦合/辐射可能导致pa(具体地说，包括多个半导体装置的pa)的rf性能损失。再者，线接合的半导体芯片管芯通常需要在远离互连结构38的方向上存在穿过基底基板到背侧金属化源极端(例如，导电层58)的穿基板通孔(tsv)(例如，源极通孔40)。将tsv包括在一些半导体装置内与额外限制相关联。tsv的形成通常会增大相当大的成本和制造过程的持续时间。此外，tsv的形成可能会增大功率晶体管管芯的管芯开裂或其它结构受损的可能性，这可能会降低良率并且增大平均每管芯制造成本。
37.本文中所论述的实施例需要避免使用焊线和源极tsv的倒装芯片晶体管拓扑，归因于不存在焊线而实现区域消耗的减少，产生更稳固的机械结构，同时相对于线接合的半导体装置几乎没有rf性能损失。另外，可通过消除与tsv形成相关联的过程步骤来实现成本节省，同时可归因于ic制造期间的管芯开裂的可能性减小而改进制造良率。
38.图4示出根据实施例的具有倒装芯片拓扑的半导体装置70的简化横截面侧视图。
半导体装置70可为例如射频(rf)功率晶体管管芯，所述射频功率晶体管在一些实施例中可实施于功率放大器(结合图8到15所论述)中。半导体装置70包括具有前侧74和对置背侧76的基底半导体基板72(在本文中也称为管芯主体或基底基板)。基底基板72可由包括但不限于硅、gan、sige或其组合的半导体材料形成。在一些情况下，半导体材料可形成于绝缘材料上或包括绝缘材料(例如，基底半导体基板72可为绝缘体上硅(soi)基板)。根据实施例，基底基板72(并且因此半导体装置70)不包括tsv(例如，图3的源极通孔40)。
39.基底基板72的前侧74与背侧76沿着半导体装置70的竖轴隔开，所述竖轴大体上正交于前侧74延伸且对应于出现在图4的右上角中的坐标图例78的z轴。互连结构80(替代地称为“堆积结构”或“前侧层系统”)包含与介电材料层交替布置的多层图案化导电材料层81(例如，金属层)以及导电垂直连接83(例如，金属插塞或通孔)，且通过在前侧74上堆积而与基底基板72一体地形成。为了说明清楚起见，图案化导电材料81和垂直连接83由向上和向右引导的影线表示。互连结构80可以包括大于一的任何实际数目个图案化导电材料81，并且通常可包含在沿着竖轴(同样，本文中定义为正交于前侧74并且平行于坐标图例78的z轴延伸的轴线)的不同层级或高度处形成的三至五个图案化导电材料层。
40.例如“上”和“下”的相对定位术语在下文用来描述形成于互连结构80内的各种特征。这些术语是相对于与基底基板72的前侧74的相对接近度来定义的，使得例如，当第二特征位于比第一特征更靠近基底基板前侧74的位置时，第一特征或元件可以描述为位于第二特征或元件“上”的层位。类似地，本文档通篇利用术语“在...上”和“上覆”来描述沿竖轴截取的具有竖直重叠关系的两个特征或元件之间的相对位置。因此，作为例子，互连结构80被描述为形成于基底基板72的前侧74上或上覆前侧74，而不管半导体装置70在自由空间中的特定朝向。
41.如先前所指示，包括于互连结构80中的图案化导电材料层的数目将在实施例之间变化。在所示的实施例中，并且作为非限制性例子，互连结构80被示意性地描绘为包含五个图案化导电材料层。通过共同命名法，这些图案化导电材料层可称为“m1”到“m5”图案化导电材料层，其中描述符“m1”指代图案化导电材料81的初始形成层，描述符“m2”指代在m1图案化导电材料81之后形成的下一层图案化导电材料81，描述符“m3”指代在m2图案化导电材料81之后形成的图案化导电材料81的层，以此类推。此外，根据前述描述，m1图案化导电材料81可称为本文中的图案化导电材料81的“最内”或“内部”层，而m5图案化导电材料81可称为图案化导电材料81的“最外”或“外部”层。各层图案化导电材料层81和垂直连接83由介电材料层包围，所述介电材料层共同形成大体上由图4中的参考数字“82”识别的互连结构80的介电主体。介电主体82还可包括至少一个外部端介电层84，所述外部端介电层84充当焊料遮罩或钝化层。
42.如下文进一步论述，前侧i/o接口86进一步沿着互连结构80的外部端表面(通常称为半导体装置70的“前侧”)提供，且包括多个接触衬垫88，所述接触衬垫88提供到集成到半导体装置70中的晶体管ic的不同端的电连接。半导体装置70可另外包括形成于接触衬垫88上、被配置成用于倒装芯片接合到二级结构的导电连接元件90(例如，支柱、焊球或其它此类接触延伸部)，如下文将更详细地论述。如本文中所使用，术语“接触衬垫”意指在半导体管芯的表面处暴露并且外部电路系统可连接到的导电特征。实质上，“触点”为在晶体管栅极、漏极或源极与接触衬垫之间电连接的低电阻率导电特征(或低电阻率串联电连接特
征)。
43.短暂地结合4参考图5，图5示出在本文中称为晶体管92的晶体管集成电路(ic)的简化平面图，该晶体管集成电路(ic)可在半导体装置70中实施。晶体管92具有形成于基底基板72中的有源区域94，其中有源区域94由外周边限界。在图中5，有源区域94的外周边大体由虚线框划定界限。将在下文根据图4的描述提供图5的进一步论述。
44.返回参考图4，晶体管92的有源区域94(图5)包括在管芯主体72中的构成晶体管92的个别沟道的多个有源区96，其中有源区96由也在管芯主体72中的非作用区100隔开。在图4的所说明例子中，有源区96由虚线框划定界限，且非作用区100构成邻近有源区96之间的空间。
45.在此例子中，互连结构80的导电材料81的最内(m1)层被图案化以限定各种导电(例如，金属)特征，所述导电特征提供到包括于形成于半导体装置70中的晶体管92的每一有源区96中的有源第一子区102、第二子区104和第三子区106的触点。当晶体管92为fet时，有源晶体管子区将通常包括在邻近于基底基板72的前侧74的位置处(或可能取决于所使用的植入物的性质和所要的晶体管拓扑而在前侧74下方内埋某一量)形成于基底基板72中的掺杂源极子区106和掺杂漏极子区104。在本文中出现时，术语“有源区96”还涵盖位于邻近源极区106与漏极区104之间的半导体材料的第一子区102，并且当晶体管92开始导电时晶体管沟道在所述有源区中形成。因而，第一子区102可在本文中称为沟道子区102，第二子区104可在本文中称为漏极子区104，且第三子区106可在本文中称为源极子区106。因此，晶体管92的有源区96包括在晶体管92的有源区94(图5)内的沟道子区102、漏极子区104和源极子区106，并且非作用区100不含(例如，“缺乏”或“不含”)沟道子区102、漏极子区104和源极子区106。
46.在替代实施方案中，当一个或多个双极晶体管集成到半导体装置中时，有源晶体管区可以包括发射极区和集电极区。通常，可以说晶体管集成电路92或“晶体管92”形成于半导体装置70中。在一些配置中，术语“晶体管ic”用于指示可以将多于一个晶体管92集成到半导体装置70中和/或可在半导体装置70中形成额外电路元件(例如，阻抗匹配、谐波终止或偏压电路系统)。
47.在以下描述中，出于解释的目的，论述了包含单个fet(例如，晶体管92)的晶体管ic。然而，在另外的实施例中，其它类型的晶体管(例如，双极晶体管)可集成到半导体装置70中，和/或可提供更复杂的晶体管ic，例如包含形成于单个半导体装置(例如，rf功率晶体管管芯)上的多个晶体管的多级晶体管ic。此外，实施例可以与各种不同的管芯技术、晶体管类型和晶体管拓扑一起实施。举例来说，当由半导体装置70携带的一个或多个晶体管采用fet的形式时，可以使用以下任一种管芯技术来实施fet：基于硅的fet(例如，横向扩散金属氧化物半导体fet或ldmos fet、sige fet，等等)或iii-v族fet(例如，gan fet、gaas fet、磷化镓(gap)fet、磷化铟(inp)fet或锑化铟(insb)fet或另一类型的iii-v族晶体管)。
48.导电布线或接线特征形成于互连结构80中以提供从外部暴露的接触衬垫88到包括于晶体管92的m1图案化金属层和沟道子区102、漏极子区104和源极子区106中的对应图案化特征的电互连。在图4的示意图中以高度简化形式示出由导电材料81和垂直连接83形成的这些图案化特征，且这些图案化特征可按需要改变几何复杂性以最佳地符合包括于半导体装置70中的一个或多个晶体管的布局。当互连结构80包含三层或更多层图案化导电材
料81时，可以使用相对复杂的接线方案或架构。此类架构通常是已知的，且因此将不在说明书中的深入论述。然而，在描述中的此时，可大体注意到，包括于接触衬垫88中的每一类型的接触衬垫(例如，栅极接触衬垫、漏极接触衬垫和源极接触衬垫)可经由延伸穿过互连结构80的触点或电极结构电耦合到晶体管92的对应的有源沟道子区102、漏极子区104或源极子区106。
49.具体地说，并且再次参考fet的例子，包括于接触衬垫88中的第一类型的输入/输出(i/o)接触衬垫(例如，图5的栅极接触衬垫114)可经由第一触点(在本文中称为延伸穿过互连结构80的栅极电极结构108)电耦合到包括于或低于m1图案化金属层的对应金属特征(例如，上覆晶体管92的沟道子区102的“栅极端”)。包括于接触衬垫88中的第二类型的i/o接触衬垫(例如，图5的漏极接触衬垫116)可经由第二触点(在本文中称为延伸穿过互连结构80的漏极电极结构110)电耦合到包括于m1图案化金属层中的金属特征(例如，提供到晶体管92的掺杂漏极子区104的欧姆接触的“漏极端”)。最后，包括于接触衬垫88(例如，一个或多个源极接触衬垫)中的第三类型的接地接触衬垫(例如，图5的源极接触衬垫128)可经由第三触点(在本文中称为延伸穿过互连结构80的源极电极结构112)电耦合到包括于m1图案化金属层中的对应金属特征(例如，提供到晶体管的掺杂源极子区106的触点的“源极端”或“源极金属”)。
50.以上述方式，在互连结构80的外部区中(即，在图4的朝向中的上表面处)形成前侧i/o接口86，以使得当半导体装置70集成到例如功率放大器的较大装置或模块中时能够电连接到晶体管92。在某些情况下，额外未说明的接触衬垫可包括在前侧i/o接口86中以支持与晶体管92的操作相关联的其它电连接，例如提供用于一个或多个fet的栅极和/或漏极偏压的电连接的接触衬垫。借助于此晶体管拓扑和集成接线方案实现了若干益处，所述晶体管拓扑和集成接线方案经由前侧i/o接口86共同提供到所有晶体管端的独占式连接。独特的前侧接线结构或拓扑与独特的互补晶体管布局组合使得能够提供包括至少一个信号输入或控制触点和接触衬垫(例如，在fet的情况下的一个或多个栅极接触衬垫)、至少一个信号输出或电流供应触点和接触衬垫(例如，在fet的情况下的漏极或源极接触衬垫，取决于fet为n沟道还是p沟道装置)以及至少一个接地或电流返回触点和接触衬垫(例如，再次，在fet的情况下的漏极或源极接触衬垫，取决于fet为n沟道还是p沟道装置)的此类前侧i/o接口86。信号输入接触衬垫和信号输出接触衬垫可大体称为“输入/输出接触衬垫”或“i/o接触衬垫”。
51.当利用例如体si晶片的体半导体晶片的单件来产生半导体装置70时，半导体装置70的管芯主体72可以完全由单种半导体材料构成。举例来说，在此情况下，管芯主体72可以由电阻率超过约520ω/cm并且可能接近或超过1兆ω/cm的高电阻率si材料构成。在其它情况下，半导体装置70可以利用实现相对高的晶体管功率密度的类型的分层管芯技术来制造。此类功率密集型管芯技术的例子是分层gan结构，其中一层或多层gan材料(即，以重量计包含gan作为其主要成分的半导体材料)在例如碳化硅(sic)的另一材料的一个或多个基板层上方形成。适合于产生半导体装置70的管芯主体72的分层管芯技术的其它例子包括gaas结构，所述gaas结构同样支持形成具有相对高的功率密度的晶体管ic(例如，晶体管92)。如在当管芯主体72由高电阻率si(或其它体半导体)材料构成时的情况，此类分层管芯技术通常还具有超过520ω/cm的相对高电阻，所述电阻是穿过分层管芯结构的厚度截取
的，即，在管芯主体72的情况下，是沿着中心线或平行于坐标图例78的z轴的竖轴截取的。
52.在利用高电阻管芯结构制造的常规rf功率晶体管管芯设计中，并且通过背垫金属结构(例如，在fet的情况下，电连接到源极端的图3的背垫金属结构53)提供电接地(电流返回)路径，tsv(例如，图3的tsv 40)通常用于在晶体管的对应掺杂(例如，源极)区与背垫金属结构之间提供电连接。如先前所论述，tsv的形成往往会增大管芯制造过程的复杂性和成本；并且，在一些情况下，可取决于过程参数(例如，热暴露)和其它因素，由于在某些(例如，更薄的)管芯结构的情况下裂痕形成或其它结构受损的可能性增大而降低制造良率。通过在互连结构80内利用独特的晶体管布局和集成接线策略，半导体装置70的倒装芯片拓扑可以被制造成具有无tsv构造(或者，可能，包含减少数目的tsv)，以改进制造效率、降低制造成本并且提高良率，同时提供下文论述的其它性能益处。
53.同时参考图4到5，如先前所提及，图5示出可在半导体装置70中实施的晶体管92的简化平面图。晶体管92包括管芯主体72和上覆互连结构80。在此说明中，未示出互连结构80的介电主体82以便更好地显现互连结构80内的各种特征。
54.如上文所论述，晶体管92的有源区域94包括有源区96和非作用区100。通常参考的接触衬垫88(图4中所示)的栅极接触衬垫114和漏极接触衬垫116(在图5中由“g”和“d”表示)包含于形成于半导体装置70的互连结构80的外部部分中的前侧i/o接口86中。在一些实施例中，可以用延伸有源区域94的宽度的一个或多个细长接触衬垫替换多个栅极接触衬垫114，和/或可以用延伸有源区域94的宽度的一个或多个细长接触衬垫替换多个漏极接触衬垫116。多个并联的细长晶体管触点(也称为流道)在相应栅极接触衬垫114与漏极接触衬垫116之间延伸。在一些实施例中，栅极接触衬垫114可经由细长栅极歧管118电互连，且漏极接触衬垫116可经由细长漏极歧管120电互连。在半导体装置70中，细长晶体管触点包括第一触点108、第二触点110和第三触点112，当晶体管92为fet时，所述第一触点108、第二触点110和第三触点112在本文中可替代地称为栅极电极结构108、漏极电极结构110和源极电极结构112。因而，栅极接触衬垫114和漏极接触衬垫116适当地电连接到互连结构80内的相应栅极电极结构108和漏极电极结构110。
55.细长栅极电极结构108(例如，流道)从一个或多个栅极接触衬垫114(和栅极歧管118)穿过互连结构80朝向(但不延伸到)一个或多个漏极接触衬垫116(或漏极歧管120)延伸，并且细长漏极电极结构110(例如，流道)从一个或多个漏极接触衬垫116(和漏极歧管120)朝向(但不延伸到)一个或多个栅极接触衬垫114(或栅极歧管118)延伸。耦合到栅极电极结构108的栅极结构可上覆晶体管92的沟道区(例如，在有源区96中)，且栅极电极结构108可通过在栅极接触衬垫114之下或邻近于栅极接触衬垫114的栅极歧管结构118电互连。此外，栅极电极结构108电连接到晶体管92的有源区96内的沟道子区102(尤其见图4)。漏极电极结构110可通常沿着晶体管92的沟道区的侧面延伸，且漏极电极结构110可通过在漏极接触衬垫116之下或邻近于漏极接触衬垫116的漏极歧管结构120电互连。此外，漏极电极结构110电连接到晶体管92的有源区96内的漏极子区104(尤其见图4)。
56.在一些实施例中，栅极接触衬垫114和漏极接触衬垫116定位于在晶体管92的有源区域94的外周边外部的位置处。更具体地说，栅极电极结构108和漏极电极结构110大体上平行于彼此沿着半导体装置70的第一轴线延伸，所述第一轴线大体上平行于前侧74而延伸且对应于在图5的右上角中出现的坐标图例122的y轴。栅极接触衬垫114的位置邻近于有源
区域94的第一侧124(或在有源区域92与装置70的第一侧125之间)，并且漏极接触衬垫116的位置邻近于有源区域92的第二侧126(或在有源区域92与装置70的第二相对侧127之间)，其中有源区域94的第一侧124和第二侧126彼此相对，并且第一侧124和第二侧126的朝向沿着半导体装置70的第二轴线，所述第二轴线大体上平行于前侧74而延伸且垂直于第一轴线、对应于坐标图例122的x轴。类似地，装置70的第一侧125和第二侧127彼此相对，并且第一侧125和第二侧127的朝向也沿着半导体装置70的第二轴线，所述第二轴线大体上平行于前侧74而延伸且垂直于第一轴线、对应于坐标图例122的x轴。
57.互连结构80内的细长源极电极结构112上覆晶体管92的晶体管区域94内的非作用区100。一般参考的接触衬垫88的源极接触衬垫128(由图5中的“s”说明)电连接到源极电极结构112，并且如先前所论述，源极电极结构112电耦合到源极子区106。类似于栅极接触衬垫114和漏极接触衬垫116，源极接触衬垫128还包含于形成于半导体装置70的互连结构80的外部部分中的前侧i/o接口86中。然而，源极接触衬垫128定位在上覆晶体管92的有源区域94的位置处，并且更具体地说，上覆晶体管92的有源区域94的非作用区100。因此，源极接触衬垫128定位在邻近有源区96的栅极电极结构108之间，并且进一步定位在栅极接触衬垫114与漏极接触衬垫116之间。源极接触衬垫128的位置以及源极接触衬垫128上方的导电连接元件90(例如，柱、焊料凸块等)的存在可提供到接地的低阻抗路径。此外，源极接触衬垫128相对于栅极接触衬垫114和漏极接触衬垫116的布置可提供栅极接触衬垫114与漏极接触衬垫116之间的有效隔离。根据实施例，半导体装置70的晶体管92不具有延伸穿过管芯主体72的常规穿基板通孔(tsv)以在源极区106与装置70的背侧76之间提供连接。替代地，互连结构80内的源极电极结构112的适当配置的布线特征将源极子区106在前侧i/o接口86处电互连到源极接触衬垫128。因此，到栅极结构(经由栅极接合衬垫114、栅极歧管118和栅极电极结构108)的电连接、到漏极区(漏极漏极接合衬垫116、漏极歧管120和漏极电极结构110)的电连接以及到源极区(经由源极接合衬垫128和源极电极结构112)的电连接在装置70的上表面48处(即，经由栅极接合衬垫114、漏极接合衬垫116和源极接合衬垫128)进行。
58.图6示出在图5中由有源区域94的中心附近的点虚线框划定界限的晶体管92的放大部分的平面图。在此放大图中，漏极电极结构110的一部分(例如，流道)、栅极电极结构108的一部分(例如，流道)和源极电极112的一部分在晶体管92的分接头位置130处可见。晶体管92可包括由导电材料(通常为金属)形成的多个分接头互连件132(示出一个)。分接头互连件132在栅极电极结构108与栅极分接头134之间电连接到形成于管芯主体72内的沟道子区102(图4)。因此，分接头互连件132形成到沟道子区102的输入的一部分，且分接头位置130为分接头互连件132接近漏极电极结构110(通常为形成来自漏极子区104的输出的一部分的柱，见图4)的位置。
59.施加在输出金属化(例如，漏极电极结构110)上的非所要反馈电容的电位在输入金属化(例如，分接头互连件132)处最大。即，从栅极电极结构108分接的输入信号可将寄生反馈电容添加到来自漏极电极结构110的输出信号。因此，晶体管92可包括形成于互连结构80中且在分接头位置130处插入在栅极电极结构108与漏极电极结构110的分接头互连件132之间的屏蔽结构136(示出一个)。此类屏蔽结构136与栅极电极结构108和漏极电极结构110电隔离，但被配置成在很大程度上阻挡分接头互连件132与漏极电极结构110的柱之间的电场。屏蔽结构136的屏蔽迹线138(示出一个)可策略性地与栅极电极结构108纵向对准。
互连结构80中的屏蔽迹线138可适当地配置有图案化导电材料81(图3)和垂直连接83(图3)以电互连屏蔽结构136与源极电极结构112以便提供到接地的路径。为简单说明起见，屏蔽迹线138与源极电极结构112之间的此电互连由虚线表示。
60.图6的放大图另外示出将源极接触衬垫128耦合到下伏源极电极结构112的源极接触衬垫128和垂直连接83中的一个。尽管在源极接触衬垫128之下示出多个垂直连接83，但在替代实施例中，可以不同方式布置垂直连接83。举例来说，一行垂直连接83可形成于邻近于源极接触衬垫128且与源极接触衬垫128电互连的互连结构80中。
61.图7示出可并入有半导体装置70的较大电子组合件(部分地示出)的图4到6的半导体装置70的部分等角视图。归因于所有栅极接触衬垫、漏极接触衬垫和源极接触衬垫(例如，图5的衬垫114、116、128)在装置70的相同表面处暴露的倒装芯片拓扑，半导体装置70可很好地适合于以反转朝向安装在功率放大器内，使得前侧i/o接口86面向二级结构142(例如，功率放大器基板)的管芯支撑表面140，至少一个半导体装置70可潜在地连同任何数目个额外微电子组件安装到所述管芯支撑表面140。
62.半导体装置70可按反转朝向安装到二级结构142，使得前侧i/o接口86可在不使用焊线的情况下与二级结构142的管芯支撑表面140处的对应接触衬垫或电布线特征物理互连且电互连。具体地说，包括在前侧i/o接口86中的接触衬垫88(图4，所述接触衬垫88包括图5中示出的栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)可利用导电连接元件90(例如，焊球、导电柱等)与二级结构142的对应布线特征144或接地特征145电和机械互连。更具体地说，栅极接触衬垫114和漏极接触衬垫116可耦合到布线特征144，并且源极接触衬垫128可耦合到一个或多个接地特征145。
63.对于放大器模块中的管芯中的至少一些管芯实施倒装芯片管芯可具有各种优点。举例来说，可通过消除模块中的焊线连接中的至少一些焊线连接来改进制造效率，因为使得此类连接是相对昂贵且耗时的过程。此外，通过焊线携载的信号产生相当大的电磁辐射，所述电磁辐射可能耦合到附近组件且引起信号干扰。相比之下，实施倒装芯片管芯可减少归因于冗长焊线的存在而在包含于功率放大器中的一个或多个所得功率晶体管管芯的高频操作期间原本会发生的焊线相关联寄生损耗。此外，焊线还为相对有损耗的组件。因此，通过消除放大器模块设计中的焊线中的至少一些焊线，可改进rf性能(例如，增益、噪声等)。
64.另外，可实现更紧凑的模块设计，因为接合衬垫趋于消耗大量管芯空间，且缺乏用于焊线连接的接合衬垫的功率晶体管管芯可设计为相对较小的。模块本身也可以更紧凑地设计，因为焊线和其相关联的电磁耦合的消除意味着其它模块组件(例如，表面安装组件)可以放置成比非倒装芯片管芯更接近于倒装芯片管芯管芯，同时仍实现充分的性能。
65.图8示出根据另一实施例的包含具有倒装芯片拓扑的两个半导体装置的功率放大器模块150的平面图。在本文中出现时，术语“功率放大器模块”是指包含用于功率或信号放大目的的至少一个rf功率晶体管管芯的模块化电子组合件。因而，半导体装置70(图5)可为rf功率晶体管管芯，且半导体装置70的两个具现化包括于图8的功率放大器模块150中作为rf功率晶体管管芯160和170。根据实施例，rf功率晶体管管芯160、170都不包括tsv(例如，图3的源极通孔40)。更具体地说，功率放大器模块150包括两个rf功率晶体管管芯160、170，所述rf功率晶体管管芯160、170附接到例如印刷电路板(pcb)或陶瓷基板的模块基板154的
管芯支撑表面152。
66.在所说明的例子中，功率放大器模块150为具有与二级、末级或“第二”晶体管级156(包括功率晶体管管芯170)串联耦合的初级、驱动器或“第一”晶体管级158(包括功率晶体管管芯160)的双级功率放大器。功率晶体管管芯160、功率晶体管管芯170中的每一个可具有类似或基本上相同于管芯70(图5)的“倒装芯片”配置或拓扑，但管芯160、170可具有相对不同的大小和/或不同数目的晶体管指形件和/或与彼此和/或与管芯70的触点。另外，应理解，管芯160、170各自可包括单个晶体管级或并联或串联耦合的多个晶体管级。在所说明的实施例中，管芯160、170两者皆以“倒装芯片”朝向安装到功率放大器模块基板154的管芯支撑表面152，在“倒装芯片”朝向中，接触衬垫(例如，栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)全部面向并且直接连接(经由导电连接元件90)到在模块基板154的管芯支撑表面152上或处的导电特征(例如，导电迹线或其它特征)。
67.另外，功率放大器模块150包括在模块基板154的表面152处的导电信号输入迹线180，该导电信号输入迹线180电耦合到第一晶体管级158的功率晶体管管芯160的输入(例如，图5的栅极接触衬垫114)。功率晶体管管芯160的输出(例如，图5的漏极接触衬垫116)经由至少一个额外导电信号迹线182(和可能的级间阻抗匹配电路)电耦合到功率晶体管管芯170的输入(例如，图5的栅极接触衬垫114)。此外，功率晶体管管芯170的输出(例如，图5的漏极接触衬垫116)在模块基板154的表面152处电耦合到导电信号输出迹线182。最后，两个功率晶体管管芯160、170的源极触点(例如，图5的源极接触衬垫128)皆电耦合到模块基板154的接地特征185、186(例如，导电铸件、迹线、通孔或其它结构)。功率放大器模块150还可包括各种其它电子组件(为清楚起见仅示出了其中的几个电子组件)，例如并联电容器和偏压电路系统。
68.同样，前置放大器晶体管级158的功率晶体管管芯160和二级放大器晶体管级156的功率晶体管管芯170可具有上文结合半导体装置70(图4到7)详细描述的倒装芯片拓扑。导电连接元件90(例如，焊球或柱，并且因为位于管芯160、170的隐藏下部表面上而以点虚线形式示出)可沉积在如先前所论述的功率晶体管管芯160、170的接触衬垫(例如，图5的栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)上，以使得功率晶体管管芯160、170可反转且安装(物理地接合和电互连)到模块基板154的管芯支撑表面152，使得功率晶体管管芯160、170的前侧i/o接口面向模块基板154的管芯支撑表面152。类似地，各种其它电子组件可安装到管芯支撑表面152以形成功率放大器150，该功率放大器150最终可安装于较大电子系统或组合件中。
69.因此，用于实施功率放大器的方法包括提供一个或多个功率晶体管管芯，所述一个或多个功率晶体管管芯包括：管芯主体，所述管芯主体具有前侧；晶体管，所述晶体管具有形成于管芯主体中的有源区域，所述有源区域由外周边限界；互连结构，所述互连结构形成于管芯主体的前侧上，所述互连结构包含限定分别电耦合到所述晶体管的有源区域内的沟道子区、漏极子区和源极子区的栅极触点、漏极触点和源极触点的图案化导电材料；以及前侧输入/输出(i/o)接口，所述前侧输入/输出(i/o)接口形成于互连结构的外部部分中，所述前侧i/o接口包含栅极接触衬垫、漏极接触衬垫和源极接触衬垫，所述栅极接触衬垫电连接到栅极结构，所述漏极接触衬垫电连接到所述漏极触点，并且所述源极接触衬垫电连接到源极触点，其中所述源极接触衬垫定位在上覆所述晶体管的有源区域的位置处。所述
方法进一步包括在栅极接触衬垫、漏极接触衬垫和源极接触衬垫中的每一个上形成导电连接元件，且利用所述导电连接元件来将功率晶体管管芯以反转朝向耦合到模块基板，其中栅极接触衬垫、漏极接触衬垫和源极接触衬垫面向模块基板的管芯支撑表面。在一些实施例中，所述利用操作进一步包括将所述源极接触衬垫中的每一个源极接触衬垫上的导电连接元件连接到所述模块基板的接地元件，且提供到功率晶体管管芯的屏蔽结构与模块基板的接地元件之间的接地的路径。
70.因此，在图8的实施例中，避免了焊线的使用，这可最小化在功率放大器150的操作期间的寄生损耗以改进操作效率，特别是当rf功率晶体管管芯160、170在接近或超过3吉兆赫的较高频率下操作时。此外，在反转和安装之后，热延伸部(未示出)(例如，铜凸缘)可以附接功率晶体管管芯160、170的暴露的背侧76(图4)以用于促进特别易受过量热生成和累积的那些功率晶体管管芯的排热。虽然下文描述为集成到特定类型的功率放大器ic中，但应强调，具有所描述的倒装芯片拓扑的功率晶体管管芯70的实施例可集成到各种不同类型的模块(包括微电子封装)中，包括推挽型放大器模块。
71.因此，本文所公开的实施例涉及半导体装置，并且更具体地说，涉及具有倒装芯片拓扑的晶体管装置。晶体管装置的布局使得能够经由前侧输入/输出(i/o)接口互连晶体管输入、输出和源极端。包含在管芯的前侧i/o接口中的接触衬垫与模块基板的对应电布线特征之间的电互连件可以利用例如焊球或导电柱的导电连接元件形成，以避免使用焊线。晶体管装置的布局实现晶体管指形件之间的间隙的有效利用以产生用于源极区的接触衬垫，由此导致紧凑的晶体管。此外，所述拓扑实现穿过图案化导电材料的源极电流的垂直流动和从管芯主体的前侧延伸穿过互连结构的导电垂直连接以提供到接地的低阻抗路径。再者，产生缺乏tsv的半导体装置来降低制造成本和复杂性，且提供增大的结构稳健性。另外，通常接地的源极触点在输入接触衬垫与输出接触衬垫之间的布置可提供输入与输出之间的有效隔离。此类倒装芯片半导体装置可非常适合于并入到功率放大器(例如，模块化电子组合件)中，所述功率放大器包含用于功率或信号放大目的的至少一个射频(rf)功率晶体管管芯。当如此并入时，给定的倒装芯片半导体装置可以反转朝向安装到例如印刷电路板(pcb)或陶瓷基板的模块基板，使得半导体装置的前侧i/o接口面向模块基板的管芯支撑表面。
72.图8的功率放大器模块150为两级功率放大器，其中第一级158和第二级156两者皆包括具有倒装芯片拓扑的功率晶体管管芯160、170。在功率放大器模块的其它实施例中，可能需要倒装芯片和非倒装芯片功率晶体管管芯的组合。
73.举例来说，图9示出根据另一实施例的功率放大器模块200的平面图，所述功率放大器模块200包含具有非倒装芯片拓扑的第一半导体装置210和具有倒装芯片拓扑的第二半导体装置220。根据实施例，第二半导体装置220不包括tsv(例如，图3的源极通孔40)。更具体地说，功率放大器200包括附接到例如pcb或陶瓷基板的模块基板204的管芯支撑表面202的两个rf功率晶体管管芯210、220。rf功率晶体管管芯210、220形成放大器路径的部分，并且串联耦合于放大器路径的输入(例如，迹线230)与放大器路径的输出(例如，迹线234)之间。功率晶体管管芯210具有非倒装芯片配置或拓扑(即，与图2的管芯30类似或大体上相同的拓扑)，并且功率晶体管管芯220具有倒装芯片配置或拓扑(即，与图5的管芯70类似或大体上相同的拓扑)。应理解，管芯210、220可具有与管芯30、70相对不同的大小和/或不同
数目的晶体管指形件和/或触点，并且另外，管芯210、220可各自包括单个晶体管级或集成在每一管芯210、220内且并联或串联耦合的多个晶体管级。在所说明的例子中，功率放大器模块200为具有与二级、末级或“第二”晶体管级206(包括功率晶体管管芯220)串联耦合的初级、前置放大器或“第一”晶体管级208(包括功率晶体管管芯210)的双级功率放大器。功率放大器模块200还可包括各种其它电子组件(为清楚起见，仅示出了其中的几个电子组件)，例如并联电容器和偏压电路系统。
74.功率晶体管管芯210可类似于半导体装置30(图2、3)，类似之处在于功率晶体管管芯210包括有源区域214，该有源区域214具有在输入(或栅极)接触衬垫212与输出(或漏极)接触衬垫216(例如，图2、3的栅极接触衬垫44和漏极接触衬垫46)之间串联或并联耦合的一个或多个晶体管(和/或晶体管指形件)，所述一个或多个晶体管定位在管芯210的上表面(例如，图2、3的表面48)处或上表面上。另外，功率晶体管管芯210包括源极通孔(例如，图2、3的源极通孔40)，所述源极通孔提供晶体管源极半导体区与管芯210的下表面(例如，图3的表面36)之间的导电路径的一部分，其可被视为源极接触衬垫。这些源极通孔可在管芯210的下表面上接触导电层(例如，图3的导电层58)。
75.在所说明的实施例中，管芯210以“非倒装芯片”朝向安装到功率放大器模块基板204的管芯支撑表面202，其中栅极接触衬垫212和漏极接触衬垫216分别在管芯210的背对管芯支撑表面202的表面处暴露。换句话说，功率晶体管210的前侧i/o接口背对模块基板204的管芯支撑表面202。根据实施例，上文所提及的在管芯210的相对表面上的导电层(例如，图3的导电层58)面向管芯支撑表面202，且直接耦合(例如，使用焊料、烧结金属、导电环氧树脂或其它导电材料)到模块基板204的导电接地特征205(例如，类似于图3的接地特征68)。举例来说，在其它实施例中，导电接地特征205可包括嵌入于模块基板204内的导电铸件，或替代地可包括导电衬垫、迹线和/或通孔。
76.相比之下，管芯220以“倒装芯片”朝向安装到功率放大器模块基板204的管芯支撑表面202，其中触点(例如，栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)全部面向并且直接连接(经由导电连接元件90)到模块基板204的管芯支撑表面202上的导电特征(例如，导电迹线或其它特征)。换句话说，管芯220可具有上文结合半导体装置70(图4到7)详细描述的倒装芯片拓扑。导电连接元件90(例如，焊球或柱，且以点虚线形式示出)可沉积在如先前所论述的功率晶体管管芯220的接触衬垫(例如，图5的栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)上，以使得功率晶体管管芯220可反转并安装(物理地接合且电互连)到模块基板204的管芯支撑表面202，使得功率晶体管管芯220的前侧i/o接口面向模块基板204的管芯支撑表面202。
77.栅极接触衬垫114和漏极接触衬垫116电耦合到在模块基板204的表面202处的迹线，如下文将描述。功率晶体管管芯220的源极接触衬垫128(例如，图5的源极接触衬垫128)电耦合到模块基板204的一个或多个接地特征236(例如，导电铸件、迹线、通孔或其它结构)。
78.类似于图8的实施例，功率放大器模块200包括在模块基板204的表面202处的导电信号输入迹线230。输入迹线230经由管芯支撑表面202上的接合衬垫231(例如，类似于图3的接合衬垫62)电耦合，并且经由焊线211(例如，类似于图3的焊线60)电耦合到在功率晶体管管芯210的面向外的上表面处的栅极接触衬垫212。在功率晶体管管芯210的面向外的上
表面处的漏极接触衬垫216经由额外焊线217(例如，类似于图3的焊线60)电耦合到管芯支撑表面202上的另一接合衬垫233(例如，类似于图3的接合衬垫64)。接合衬垫233经由至少一个额外导电信号迹线232(和可能的级间阻抗匹配电路)耦合到第二功率晶体管管芯220的输入(例如，图5的栅极接触衬垫114)。此外，第二功率晶体管管芯220的输出(例如，图5的漏极接触衬垫116)电耦合到在模块基板204的表面202处的导电信号输出迹线234。
79.在图9的实施例中，功率放大器模块200包括：第一放大器级208，所述第一放大器级208具有以非倒装芯片朝向耦合到模块基板204的功率晶体管管芯210；以及第二放大器级206，所述第二放大器级206具有以倒装芯片朝向耦合到模块基板204的功率晶体管管芯220。在另一替代实施例中，可反转第一功率晶体管管芯及第二功率晶体管管芯的朝向。
80.举例来说，图10示出根据另一实施例的功率放大器模块250的平面视图，该功率放大器模块250包括具有倒装芯片拓扑的第一半导体装置260和具有非倒装芯片拓扑的第二半导体装置270。根据实施例，第一半导体装置260不包括tsv(例如，图3的源极通孔40)。更具体地说，功率放大器250包括两个rf功率晶体管管芯260、270，rf功率晶体管管芯260、270附接到例如pcb或陶瓷基板的模块基板254的管芯支撑表面252。rf功率晶体管管芯260、270形成放大器路径的部分，并且串联耦合于放大器路径的输入(例如，迹线280)与放大器路径的输出(例如，迹线284)之间。功率晶体管管芯260具有倒装芯片配置或拓扑(即，与图5的管芯70类似或大体上相同的拓扑)，并且功率晶体管管芯270具有非倒装芯片配置或拓扑(即，与图2的管芯30类似或大体上相同的拓扑)。应理解，管芯260、270可具有与管芯70、30相对不同的大小和/或不同数目的晶体管指形件和/或触点，并且另外，管芯260、270可各自包括单个晶体管级或并联或串联耦合的多个晶体管级。在所说明的例子中，功率放大器模块250为具有与二级、末级或“第二”晶体管级256(包括功率晶体管管芯270)串联耦合的初级、前置放大器或“第一”晶体管级258(包括功率晶体管管芯260)的双级功率放大器。功率放大器模块250还可包括各种其它电子组件(为清楚起见，仅示出了其中的几个电子组件)，例如并联电容器和偏压电路系统。
81.功率晶体管管芯260以“倒装芯片”朝向安装到功率放大器模块基板254的管芯支撑表面252，其中触点(例如，栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)全部面向并且直接连接(经由导电连接元件90)到在模块基板254的管芯支撑表面252上的导电特征(例如，导电迹线或其它特征)。换句话说，管芯260可具有上文结合半导体装置70(图4到7)详细描述的倒装芯片拓扑。导电连接元件90(例如，焊球或柱，且以点虚线形式示出)可沉积在如先前所论述的功率晶体管管芯260的接触衬垫(例如，图5的栅极接触衬垫114、漏极接触衬垫116和源极接触衬垫128)上，以使得功率晶体管管芯260可反转并安装(物理地接合且电互连)到模块基板254的管芯支撑表面252，使得功率晶体管管芯260的前侧i/o接口面向模块基板254的管芯支撑表面252。
82.栅极接触衬垫114和漏极接触衬垫116电耦合到在模块基板204的表面202处的迹线，如下文将描述。功率晶体管管芯260的源极接触衬垫128(例如，图5的源极接触衬垫128)电耦合到模块基板254的一个或多个接地特征255(例如，导电铸件、迹线、通孔或其它结构)。
83.相比之下，功率晶体管管芯270可类似于半导体装置30(图2、3)，类似之处在于功率晶体管管芯210包括有源区域274，该有源区域274具有在输入(或栅极)接触衬垫272与输
出(或漏极)接触衬垫276(例如，图2、3的栅极接触衬垫44和漏极接触衬垫46)之间串联或并联耦合的一个或多个晶体管(和/或晶体管指形件)，所述一个或多个晶体管定位在管芯270的上表面(例如，图2、3的表面48)处或上表面上。另外，功率晶体管管芯270包括源极通孔(例如，图2、3的源极通孔40)，所述源极通孔提供晶体管源极半导体区与管芯270的下表面(例如，图3的表面36)之间的导电路径的一部分。这些源极通孔可在管芯270的下表面上接触导电层(例如，图3的导电层58)，所述导电层可视为源极接触衬垫。
84.在所说明的实施例中，管芯270以“非倒装芯片”朝向安装到功率放大器模块基板254的管芯支撑表面252，其中栅极接合衬垫272和漏极接合衬垫276分别在管芯270的背对管芯支撑表面252的表面处暴露。换句话说，功率晶体管270的前侧i/o接口背对模块基板254的管芯支撑表面252。根据实施例，上文所提及的在管芯270的相对表面上的导电层(例如，图3的导电层58)面向管芯支撑表面252，且直接耦合(例如，使用焊料、烧结金属、导电环氧树脂或其它导电材料)到模块基板254的导电接地特征286(例如，类似于图3的接地特征68)。举例来说，在其它实施例中，导电接地特征286可包括嵌入于模块基板254内的导电铸件，或替代地可包括导电衬垫、迹线和/或通孔。
85.类似于图8和9的实施例，功率放大器模块250包括在模块基板254的表面252处的导电信号输入迹线280。输入迹线280电耦合到第一功率晶体管管芯260的输入(例如，图5的栅极接触衬垫114)。第一功率晶体管管芯260功的输出(例如，图5的漏极接触衬垫116)经由至少一个额外导电信号迹线282(和可能的级间阻抗匹配电路)电耦合到管芯支撑表面252上的接合衬垫281(例如，类似于图3的接合衬垫62)。接合衬垫281经由焊线271(例如，类似于图3的焊线60)耦合到在功率晶体管管芯270的面向外的上表面处的栅极接触衬垫272。在功率晶体管管芯270的面向外的上表面处的漏极接触衬垫276经由额外焊线277(例如，类似于图3的焊线60)电耦合到管芯支撑表面252上的另一接合衬垫283(例如，类似于图3的接合衬垫64)。接合衬垫283又耦合到在模块基板254的表面252处的导电信号输出迹线284。
86.结合图8到10描述的模块实施例各自支持多级、单路径放大器。在一些其它配置中，如下文结合图11到15所描述，可在多路径放大器(例如多尔蒂功率放大器)中利用倒装芯片和非倒装芯片功率晶体管管芯，所述多路径放大器包括载波放大器路径和并联电连接且附接到模块基板的管芯支撑表面的至少一个峰化放大器路径。峰化放大器管芯和载波放大器管芯各自可体现单级放大器或多级放大器。
87.图11示出根据实施例的在功率放大器模块300中实施的多尔蒂功率放大器310的示意图。功率放大器模块300基本上包括实施于模块基板(例如，图12的模块基板410)上的多尔蒂放大器310。在实施例中，多尔蒂放大器310包括rf输入端312、rf输出端314、功率分配器320、具有一个或多个载波放大器管芯(例如，图12、14的管芯433、434、633)的载波放大器路径330、具有一个或多个峰化放大器管芯(例如，图12、14的管芯453、454、653)的峰化放大器路径350、相位延迟和阻抗反转元件370，以及组合节点372。
88.当并入到较大rf系统中时，rf输入端312耦合到rf信号源，并且rf输出端314耦合到负载390(例如，天线或其它负载)。rf信号源提供输入rf信号，该输入rf信号为模拟信号，其包括通常围绕一个或多个载波频率定中心的光谱能量。基本上，多尔蒂放大器310被配置成放大输入rf信号，并且在rf输出端314处产生放大的rf信号。
89.在实施例中，功率分配器320具有输入322和两个输出324、326。功率分配器输入
322耦合到rf输入端312以接收输入rf信号。功率分配器320被配置成将在输入322处接收的rf输入信号划分成第一rf信号和第二rf信号(或载波和峰化信号)，所述第一rf信号和第二rf信号分别经由输出324、326提供到载波放大器路径330和峰化放大器路径350。根据实施例，功率分配器320被配置成在峰化信号被提供到输出326之前，对峰化信号赋予第一相移(例如，约90度相移)。可替换的是，如下文将解释，功率分配器320可被配置成在将载波信号提供到输出324之前，将第一相移(例如，约90度相移)赋予载波信号。无论哪种方式，在输出324和326处，载波信号和峰化信号可彼此异相约90度。
90.当多尔蒂放大器310具有对称配置(即，其中载波放大器功率晶体管和峰化放大器功率晶体管的大小大体上相同的配置)时，功率分配器320可将在输入322处所接收的输入rf信号划分或分裂成与在一些实施例中相等功率非常类似的两个信号。相反，当多尔蒂放大器310具有不对称配置(即，其中放大器功率晶体管中的一个放大器功率晶体管(通常为峰化放大器晶体管)显著较大的配置)时，功率分配器320可输出具有不相等功率的载波信号与峰化信号。
91.功率分配器320的输出324、326分别连接到载波放大器路径330和峰化放大器路径350。载波放大器路径330被配置成放大来自功率分配器320的载波信号，并将放大的载波信号提供到功率组合节点372。类似地，峰化放大器路径350被配置成放大来自功率分配器320的峰化信号，并将放大的峰化信号提供到功率组合节点372，其中路径330、350被设计成使得放大的载波信号与峰化信号在功率组合节点372处彼此同相到达。
92.根据实施例，载波放大器路径330包括输入电路331(例如，包括阻抗匹配电路)、使用一个或多个载波放大器管芯(例如，图12的管芯433、434)实施的载波放大器332，以及相移和阻抗反转元件370。
93.在各种实施例中，载波放大器332包括rf输入触点334(或一个或多个输入接触衬垫)、rf输出触点338(或一个或多个输出接触衬垫)以及耦合于输入端334与输出端338之间的一个或多个放大级。rf输入触点334经由输入电路331耦合到功率分配器320的第一输出324，并且因此rf输入触点334接收由功率分配器320产生的载波信号。
94.载波放大器332的每一放大级包括功率晶体管。在单级载波放大器332中，可在单个功率放大器管芯上实施单个功率晶体管。在多级载波放大器332中，可在单一功率放大器管芯上实施两个或更多个功率晶体管，或可在单独管芯(例如，图12的管芯433、434)上实施每一功率放大器，如将在图12中所描绘的功率放大器模块中例示的。
95.无论哪种方式，每一功率晶体管包括控制端(例如，栅极端)以及第一载流端和第二载流端(例如，漏极端和源极端)。在将包括单个功率晶体管的单级装置中，控制端电连接到rf输入触点334，载流端中的一个载流端(例如，漏极端)电连接到rf输出触点338，并且另一载流端(例如，源极端)经由接地触点348(或一个或多个接地接触衬垫)电连接到接地参考(或另一电压参考)。相反，两级放大器将包括串联耦合的两个功率晶体管，其中第一晶体管充当具有相对低增益的驱动器放大器晶体管，且第二晶体管充当具有相对高增益的末级放大器晶体管。在此类实施例中，驱动器放大器晶体管的控制端电连接到rf输入触点334，驱动器放大器晶体管的载流端中的一个载流端(例如，漏极端)可电连接到末级放大器晶体管的控制端，并且驱动器放大器晶体管的另一载流端(例如，源极端)经由接地触点348电连接到接地参考(或另一电压参考)。另外，末级放大器晶体管的载流端中的一个载流端(例
如，漏极端)电连接到rf输出触点338，并且末级放大器晶体管的另一载流端(例如，源极端)可经由接地触点348电连接到接地参考(或另一电压参考)。
96.除了一个或多个功率晶体管之外，输入和输出阻抗匹配网络和偏压电路系统的部分(图11中未示出)还可包括于载波放大器332内和/或电耦合到载波放大器332。此外，在载波放大器332为两级装置的实施例中，级间匹配网络(在图11中未示出)还可在驱动器与末级放大器晶体管之间包括在载波放大器332内。
97.在实施例中，载波放大器332的rf输出触点338经由相移及阻抗反转元件370耦合到功率组合节点372。根据实施例，阻抗反转元件为λ/4传输线相移元件(例如，包括微带线和/或集总元件，以及到放大器332、352的输出端的连接)，其在载波信号通过载波放大器332放大之后赋予载波信号约90度的相对相移。阻抗反转元件370的第一末端耦合到载波放大器332的rf输出触点338，且相移元件370的第二末端耦合到功率组合节点372。
98.现在参考峰化放大器路径350，在实施例中，该峰化放大器路径350包括峰化放大器352和输入电路351(例如，包括阻抗匹配电路)。在各种实施例中，峰化放大器352包括rf输入触点354(或一个或多个输入接触衬垫)、rf输出触点358(或一个或多个输出接触衬垫)，以及耦合于输入端354与输出端358之间的一个或多个放大级。rf输入触点354耦合到功率分配器320的第二输出326，且因此rf输入触点354接收由功率分配器320产生的峰化信号。
99.如同载波放大器332，峰化放大器352的每个放大级包括具有控制端以及第一载流端和第二载流端的功率晶体管。以类似于上述结合载波放大器332的描述所描述的方式，峰化放大器352的一个或多个功率晶体管可电耦合于rf输入端354与输出端358之间且电耦合到接地触点348。结合载波放大器332的描述所论述的额外其它细节也适用于峰化放大器352，且为简洁起见，本文中不重申那些额外细节。然而，需重申的一个重要方面是，每个峰化放大器晶体管的载流端(例如，驱动器和/或末级放大器晶体管的源极端)可经由接地触点348的实施例电连接到接地参考(或另一参考电压)，如上文结合载波放大器332的描述所描述。
100.峰化放大器352的rf输出触点358耦合到功率组合节点372。根据实施例，峰化放大器352的rf输出触点358和组合节点372是以共同物理元件来实施的。更具体地说，在实施例中，峰化放大器352的rf输出触点358被配置成充当组合节点372和峰化放大器352的输出触点358两者。为了促进放大的载波信号与峰化信号的组合，并且如上文所提及，rf输出触点358(并且因此组合节点372)连接到相移和阻抗反转元件370的第二末端。在其它实施例中，组合节点372可以是与rf输出触点358分开的元件。
101.无论哪种方式，放大的载波信号和峰化rf信号在组合节点372处同相组合。组合节点372电耦合到rf输出端314以将所放大及所组合的rf输出信号提供到rf输出端314。在实施例中，在组合节点372与rf输出端314之间的输出阻抗匹配网络374用以将适当负载阻抗呈现给载波放大器332和峰化放大器352中的每一个放大器。在rf输出端314处产生所得放大的rf输出信号，输出负载390(例如，天线)连接到所述rf输出端314。
102.放大器310被配置成使得载波放大器路径330提供对相对低电平输入信号的放大，且两个放大路径330、350以组合方式操作以提供对相对高电平输入信号的放大。这可通过以下方式来实现：例如，对载波放大器332加偏压以使得载波放大器332以ab类模式操作，且
对峰化放大器352加偏压以使得峰化放大器352以c类模式操作。
103.在图3中所示和上文所描述的实施例中，分配器320向放大之前的峰化信号赋予约90度的相移，且相移及阻抗反转元件370类似地向放大的载波信号赋予约90度的相移，以使得放大的载波信号和峰化信号可在组合节点372处同相组合。此类架构称为非反相多尔蒂放大器架构。在替代实施例中，分配器320可向放大之前的载波信号而非峰化信号赋予约90度的相移，且组合节点372可改为包括在载波放大器的输出(例如，输出触点338)处。此类替代架构称为反相多尔蒂放大器架构。在又其它替代实施例中，相移元件的其它组合可在放大之前在载波路径330和/或峰化路径350中实现，以在放大之前实现在载波信号与峰化信号之间的约90度的相位差，且施加到放大的载波信号和峰化信号的相移可因此经选择以确保信号在组合节点372处同相组合。
104.如同图8到10中所描绘的单路径放大器的上述实施例，包括多路径放大器的功率放大器模块的实施例可包括所有倒装芯片功率晶体管管芯、所有非倒装芯片功率晶体管管芯，或倒装芯片与非倒装芯片功率晶体管管芯的各种组合。下文描述的图12到15描绘包括倒装芯片和非倒装芯片功率晶体管管芯的两个特定组合的多路径放大器(在此情况下，多尔蒂功率放大器)的两个实施例。尽管说明且论述两个特定组合，但本领域的技术人员基于本文中的描述将理解，倒装芯片与非倒装芯片功率晶体管管芯的其它组合也可实施于功率放大器模块的其它实施例中。此外，尽管图12到15特定地涉及多尔蒂功率放大器，但本领域的技术人员基于本文中的描述将理解，倒装芯片和非倒装芯片功率晶体管管芯的组合还可用于其它类型的多路径放大器中。因此，本发明的标的物的范围不限于所说明的例子实施例。
105.在图12和13中所说明的多尔蒂放大器模块实施例中，四个功率晶体管管芯中的仅一个功率晶体管管芯为倒装芯片管芯，且其余的三个管芯为非倒装芯片管芯。相反，在图14和15中所说明的多尔蒂放大器模块实施例中，四个晶体管功率晶体管管芯中的三个功率晶体管管芯为倒装芯片管芯，且其余管芯为非倒装芯片管芯。
106.预期管芯中的每一管芯在操作期间产生的热是在确定将哪个(哪些)管芯实施为倒装芯片管芯和将哪个(哪些)其它管芯实施为非倒装芯片管芯时应考量的一个重要考虑因素。对于与可由模块基板和包封材料吸收的热相比可能产生更多热的管芯，可能需要非倒装芯片管芯配置，因为过量热可通过管芯下的模块基板中的导热特征(例如，图12到15的导电接地特征516)承载。系统基板中的对应散热结构可用于将多余的热从模块带走。相反，对于与可由模块基板和包封材料吸收的热相比不大可能产生更多热的管芯，不需要此类导热特征，且管芯下方的模块基板的区域可用于连接到源极通孔。
107.在图12和13的实施例中，仅峰化放大器、末级晶体管管芯(即，管芯454)实施为倒装芯片管芯，因为预期此管芯不会产生比可由模块基板和包封材料吸收的热更多的热。由其它三个管芯(即，载波驱动器级管芯433和末级管芯434以及峰化驱动器级管芯453)产生的热由管芯下方的导电特征(即，特征516)吸收。相反，在图14和15的实施例中，峰化驱动器级管芯和末级管芯(即，管芯653、454)以及载波驱动器级管芯(即，管芯633)实施为倒装芯片管芯，因为预期这些管芯不会产生比可由模块基板和包封材料吸收的热更多的热。由另一管芯(即，载波末级管芯434)产生的热由管芯下方的导电特征(即，特征516)吸收。
108.现参考图12，示出根据实施例的体现图11的多尔蒂功率放大器310的功率放大器
模块400的平面图，且所述功率放大器模块400包括具有倒装芯片拓扑的一个半导体装置和具有非倒装芯片拓扑的三个其它半导体装置。为了增强理解，图12应与图13同时查看，图13示出图12的多尔蒂功率放大器模块沿着线13-13的侧视横截面图。
109.基本上，功率放大器模块400包括的多尔蒂功率放大器(例如，图11的功率放大器310)由多层模块基板410和多个功率晶体管管芯433、434、453、454以及其它电组件实施。如下文将更详细地描述，功率放大器模块400具有倒装芯片和非倒装芯片管芯的组合。更具体地说，功率晶体管管芯433、434、453被配置为“非倒装芯片”管芯(例如，类似于图2、3、9、10的管芯30、210、270)，并且功率晶体管管芯454被配置为“倒装芯片”管芯(例如，类似于图5、8-10的管芯70、160、170、220、260)。因此，功率晶体管管芯433、434、453可包括tsv(例如，图3的源极通孔40)，但功率晶体管管芯454不包括tsv。另外，功率放大器模块400包括用于输送信号或偏压电压或用于连接到接地参考的多个端412、414、467-1、467-2、467-3、468-1、468-2、468-3，如下文将详细地论述。
110.功率放大器模块400包括呈多层印刷电路板(pcb)或其它合适基板的形式的模块基板410。模块基板410具有顶表面409(也称为“前侧”或“安装表面”)和底表面411(也称为“背侧”)。如下文将更详细地描述，多个组件耦合到模块基板410的安装表面409，且非导电包封材料580(例如，塑料包封物)安置于安装表面409上且安置于组件上方和周围以限定模块400的顶表面582。如图13中所示，包封材料580具有大于由包封材料580覆盖的组件(例如，分配器420和功率晶体管管芯433、434、453、454)的最大高度的厚度584。
111.在所说明的实施例中，且为了促进模块400到外部系统基板(未示出)的表面安装，各种导电输入/输出和参考电压端412、414、467-1、467-2、467-3、468-1、468-2、468-3(在图12的视图中以虚线轮廓示出，因为其将在图12中隐藏)在模块基板410的底表面411处暴露，并且经由延伸穿过模块基板410的导电通孔(例如，通孔511、通孔512、通孔513)电连接到顶表面409处的导电特征(例如，迹线)。在此类实施例中，且如在图13中最佳示出，经由在模块基板410的底表面411处暴露的端(例如，端412)实现到耦合到模块顶表面409的组件的外部电连接性。
112.在其它实施例中，一个或多个含端插入件(未示出)可连接到在模块基板410的顶表面409处的导电特征(例如，迹线和/或衬垫)，且插入件可延伸到在模块基板410的顶表面409上方的高度(例如，约等于厚度584)。每个插入件端可包括在底部和顶部插入件表面处的导电衬垫以及在插入件导电衬垫之间延伸穿过插入件的导电通孔。在此类实施例中，一旦已经施加包封材料580，插入件的顶表面处的衬垫就将暴露以促进模块400到外部系统基板(未示出)的表面安装。因此，在此类实施例中，将通过包封物580和模块400的顶表面582处的暴露端实现到耦合到模块顶表面409的组件的电连接性(经由插入件端)。
113.如图13中所描绘，模块基板410包括与多个导电层501、502、503、504交替布置的多个介电层505、506、507(例如，由fr-4、陶瓷或其它pcb介电材料形成)，其中模块基板410的顶表面409由图案化导电层501限定，并且模块基板410的底表面511由图案化导电层或端层504限定。应注意，尽管模块基板410示出为包括三个介电层505到507和四个导电层501到504，但模块基板的其它实施例可包括更多或更少的介电层和/或导电层。
114.各种导电层501到504中的每个导电层可具有主要目的，且还可包括促进其它层之间的信号和/或电压/接地投送的导电特征。举例来说，在实施例中，在模块基板410的安装
表面409处的图案化导电层501可主要充当信号传导层。更具体地说，层501包括可充当管芯433、434、453、454和其它离散组件的附触点的多个导电特征(例如，导电衬垫和迹线)，且还提供管芯433、434、453、454与其它离散组件之间的电连接性。另外，层504可包括或耦合到多个导电衬垫(例如，图13的衬垫512、561、562)，所述导电衬垫具体地标示为信号、偏压和/或接地端(例如，端412、414、467-1、467-2、467-3、468-1、468-2、468-3)。其它层(例如，层502、503)可充当rf接地层、偏压电压投送层和/或信号投送层。
115.根据实施例，模块基板410还包括一个或多个导电接地特征516、517(例如，图3、图8到10的接地特征68、185、186、205、236、255、286)，所述导电接地特征还可充当散热结构。这些接地特征516、517在模块基板410的顶表面409与底表面411之间延伸。在图12和图13的实施例中，“非倒装芯片”管芯433、434、453各自包括导电底层558(例如，图3的层58)，所述导电底层558物理耦合且电耦合到在模块基板410的顶表面409处暴露的接地特征516的表面。如上文结合图2和3所论述，栅极接触衬垫455和漏极接触衬垫457(例如，图2、3的栅极接触衬垫44和漏极接触衬垫46)位于非倒装芯片管芯433、434、453的上表面处，并且到内部栅极和漏极结构的电连接是经由连接在栅极接触衬垫455和漏极接触衬垫457与模块基板410的安装表面409上的接合衬垫或迹线466、469之间的焊线560、561(例如，图2、3的焊线60)实现。相反地，到管芯433、434、434的源极区的电连接是经由源极通孔559(例如，图2、3的源极通孔40)和导电底层558(即，图3的导电层58)实现。
116.相比之下，“倒装芯片”管芯454包括在管芯454的相同表面处暴露的栅极接触衬垫114、漏极接触衬垫116以及源极接触衬垫128(例如，图5的栅极接触衬垫114、漏极接触衬垫116以及源极接触衬垫128)。源极接触衬垫128(或接地接触衬垫)物理耦合且电耦合到在模块基板410的顶表面409处暴露的接地特征517的表面。另外，栅极接触衬垫114和漏极接触衬垫116(或i/o接触衬垫)物理耦合且电耦合到模块基板410的安装表面409上的接合衬垫或迹线469、470、472(例如，使用图4的连接元件90，例如柱、焊球或其它接触延伸部)。
117.可在模块基板410的底表面411处暴露接地特征516、517的底表面518、519，如图13中所示。无论哪种方式，接地特征516、517被配置成在管芯433、434、453、454与接地特征516、517的底表面518、519(以及因此模块基板410的底表面411)之间提供电和热路径。在各种实施例中，接地特征516、517可包括导电金属铸件，所述导电金属铸件压配和/或附接到在模块基板410的表面409、411之间延伸的通孔中。在替代实施例中，接地特征516、517中的每一接地特征可包括在模块基板410的表面409、411之间延伸的多个(或一组)导电热通孔(例如，圆形或条形通孔)。当集成到较大电系统中时，接地特征516、517的暴露的底表面518、519物理耦合且热耦合到系统的另一接地特征和/或散热片。
118.功率放大器模块400包括rf信号输入端412(例如，图11的rf输入端312)、功率分配器420(例如，图11的功率分配器320)、两级载波放大器432(例如，图11的放大器332)、两级峰化放大器452(例如，图11的放大器352)、各种相移和阻抗匹配元件、组合节点472(例如，图11的组合节点372)、输出阻抗匹配网络474(例如，图11的网络374)和rf信号输出端414(例如，图11的rf输出端314)。
119.端412充当用于模块400的rf信号输入端。经由一个或多个导电结构(例如，通孔、迹线和/或焊线，如图所示)，rf信号输入端412电耦合到功率分配器420的输入422。类似地，端414充当用于模块400的rf信号输出端。经由一个或多个导电结构(例如，通孔、迹线和/或
焊线)，rf信号输出衬垫电耦合到组合节点472(经由网络474)。
120.耦合到系统基板410的安装表面409的功率分配器420(例如，图11的功率分配器320)可包括一或多个离散管芯和/或组件，但所述离散管芯和/或组件在图4中表示为单个元件。功率分配器420包括输入端422和两个输出端(未编号，但对应于图11的端324、326)。输入端422经由一个或多个导电结构(例如，通孔、迹线和/或焊线，如图所示)电耦合到rf信号输入端412，并且因此被配置成接收输入rf信号。功率分配器420的输出端经由一个或多个导电结构(例如，通孔、迹线和/或焊线)和输入电路431、451(例如，图11的输入电路331、351)电耦合到分别用于载波放大器432和峰化放大器452的接触衬垫435、455。
121.功率分配器420被配置成将经由rf输入端412接收到的输入rf信号的功率于在功率分配器420的输出端处产生的第一rf信号和第二rf信号中分配。另外，功率分配器420可被配置成在提供于分配器输出端处的rf信号之间赋予约90度相位差。如先前所描述，在功率分配器420的输出处所产生的第一rf信号和第二rf信号可具有相等或不相等的功率。
122.功率分配器的第一输出电耦合到载波放大器路径(即，耦合到图11的载波放大器432或载波放大器路径330)，并且功率分配器的第二输出电耦合到峰化放大器路径(即，耦合到图11的峰化放大器452或峰化放大器路径450)。由功率分配器420产生的第一rf信号经由载波放大器路径432放大，并且由功率分配器420产生的第二rf信号通过峰化放大器路径452放大。
123.在图12的特定实施例中，载波放大器路径和峰化放大器路径中的每一放大器路径包括两级功率放大器432、452，其中驱动器级晶体管436、456实施于驱动器级管芯433、453上，且末级晶体管439、459实施于单独的末级管芯434、454上。
124.在特定实施例中，载波放大器432包括硅驱动器级管芯433和氮化镓(gan)末级管芯434，并且峰化放大器452还包括硅驱动器级管芯453和gan末级管芯454。在其它实施例中，载波放大器432和峰化放大器452中的每一放大器可包括实施于单个管芯上的两级功率放大器，或载波放大器432和峰化放大器452中的每一放大器可包括实施于单个管芯上的单级功率放大器。在又其它实施例中，载波放大器和峰化放大器中的每一放大器可包括实施于单独驱动器级管芯和末级管芯上的两级功率放大器，但可使用相同半导体技术(例如，驱动器级管芯和末级管芯两者皆为硅管芯或gan管芯)形成驱动器级管芯和/或末级管芯，或可使用不同于上文所描述的那些技术的半导体技术形成驱动器级管芯和/或末级管芯(例如，可由硅锗(sige)和/或砷化镓(gaas)管芯形成驱动器级管芯和/或末级管芯)。
125.载波放大器路径包括上文所提及的驱动级管芯433、末级管芯434以及相移和阻抗反转元件470(例如，图11的元件370)。载波放大器路径432的驱动器级管芯433和末级管芯434在驱动器级管芯433的输入接触衬垫435(对应于载波放大器输入)与末级管芯434的输出接触衬垫440(对应于载波放大器输出)之间以级联布置电耦合在一起。根据所说明的实施例，驱动器级管芯433和末级管芯434两者皆为非倒装芯片功率晶体管管芯。
126.驱动器级管芯433包括多个集成电路。在实施例中，管芯433的集成电路包括输入接触衬垫435(例如，图11的输入接触衬垫335)、任选的输入阻抗匹配电路(未编号)、硅功率晶体管436(或其它半导体技术晶体管)、任选的输出阻抗匹配电路(未编号)和输出接触衬垫437的串联耦合布置。更具体地说，晶体管436的栅极经由任选的输入阻抗匹配电路电耦合到输入接触衬垫435，并且晶体管436的漏极经由任选的输出阻抗匹配电路电耦合到管芯
433的输出接触衬垫437。晶体管436的源极电耦合到管芯433的底表面上的导电层(或源极触点或源极接触衬垫)，并且底部导电层物理耦合、电耦合并且热耦合到接地特征516的暴露顶表面。
127.驱动器级管芯433的输出接触衬垫437经由焊线阵列562或另一类型的电连接电耦合到末级管芯434的输入接触衬垫438。末级管芯434也包括多个集成电路。在实施例中，管芯434的集成电路包括输入接触衬垫438、gan功率晶体管437(或其它半导体技术晶体管)和输出接触衬垫440(例如，图11的输出接触衬垫338)的串联耦合布置。更具体地说，晶体管437的栅极电耦合到管芯434的输入接触衬垫438，且晶体管437的漏极电耦合到管芯434的输出接触衬垫440。晶体管437的源极电耦合到管芯434的底表面上的导电层(或源极触点或源极接触衬垫)，并且底部导电层物理耦合、电耦合且热耦合到接地特征516的暴露顶表面。
128.峰化放大器路径包括上文所提及的驱动器级管芯453和末级管芯454。峰化放大器路径452的驱动器级管芯453和末级管芯454在驱动器级管芯453的输入接触衬垫455(对应于峰化放大器输入)与末级管芯454的输出接触衬垫458(对应于峰化放大器输出)之间以级联布置电耦合在一起。根据所说明的实施例，且如在图13中最好地看到，驱动器级管芯453为非倒装芯片功率晶体管管芯，且末级管芯454为倒装芯片功率晶体管管芯。
129.驱动器级管芯453包括多个集成电路。在实施例中，管芯453的集成电路包括输入接触衬垫455(例如，图11的输入端355)、任选的输入阻抗匹配电路(未编号)、硅功率晶体管456(或其它半导体技术晶体管)、任选的输出阻抗匹配电路(未编号)和输出接触衬垫457的串联耦合布置。输入接触衬垫455经由焊线阵列560电耦合到在模块基板410的安装表面409上的导电迹线和/或接合衬垫466。晶体管456的栅极经由任选的输入阻抗匹配电路电耦合到输入接触衬垫455，并且晶体管456的漏极经由任选的输出阻抗匹配电路电耦合到管芯453的输出接触衬垫457。晶体管456的源极电耦合到管芯453的底表面上的导电层558(或源极触点或源极接触衬垫)，并且底部导电层558物理耦合、电耦合并且热耦合到接地特征316的暴露顶表面。
130.驱动器级管芯453的输出接触衬垫457经由焊线阵列561和在模块基板410的安装表面409上的导电迹线和/或接合衬垫469电耦合到末级管芯454的一个或多个输入接触衬垫114。末级管芯454也包括多个集成电路。在实施例中，管芯454的集成电路包括一个或多个输入接触衬垫114、管芯454的有源区域94内的gan功率晶体管(或其它半导体技术晶体管)和一个或多个输出接触衬垫116(例如，图11的输出接触衬垫358)的串联耦合布置。更具体地说，晶体管的栅极电耦合到管芯454的输入接触衬垫114，且晶体管的漏极电耦合到管芯454的输出接触衬垫116。晶体管的源极电耦合到管芯454的底表面上的一个或多个源极接触衬垫128，并且源极接触衬垫128物理耦合、电耦合且热耦合到接地特征517的暴露顶表面。
131.如先前所提及，对于恰当的多尔蒂操作，载波放大器432可被加偏压以在ab类模式中操作，并且峰化放大器452可被加偏压以在c类模式中操作。为了实现此偏压，可由外部偏压电压源提供多个栅极和漏极偏压电压。根据实施例，经由模块基板410的偏压端467-1、468-1、467-2、468-2、467-3、468-3提供偏压电压。更具体地说，用于驱动器级晶体管436、456的栅极偏压电压可经由驱动器栅极偏压端467-1和468-2提供，用于驱动器级晶体管436、456的漏极偏压电压可经由驱动器漏极偏压端467-2、468-2提供，且用于末级晶体管
439、459的栅极偏压电压可经由栅极偏压端467-3、468-3提供。在所说明的实施例中，用于驱动器级晶体管和末级晶体管436、439、456、459两者的栅极和漏极偏压接触衬垫位于驱动器级管芯433、453上，并且用于末级管芯434、454的栅极偏压电压从驱动器级管芯433、453经由焊线连接和/或导电迹线“跳”到末级管芯434、454，如图所示。
132.在末级管芯434的输出接触衬垫440处产生放大的载波信号，且在末级管芯454的输出接触衬垫116处产生放大的峰化信号，所述输出接触衬垫116还充当用于放大器的组合节点472(例如，图11的节点372)。根据实施例，载波末级管芯434的输出接触衬垫440电耦合(例如，经由焊线(未编号)或另一类型的电连接)到相移和阻抗反转元件470的第一末端，并且峰化末级管芯454的输出接触衬垫116电耦合到相移和阻抗反转元件470的第二末端。
133.根据实施例，相移和阻抗反转元件470可用由导电层501的一部分形成的四分之一波长或λ/4或更短传输线(例如，在具有高达约90度的电长度的模块基板410上或内的微带传输线)加以实施。如由围绕接触衬垫116的虚线所指示，在实施例中，传输线的延伸部可在末级漏极接触衬垫116下方延伸且电连接到所述末级漏极接触衬垫116。如本文中所使用，λ是在放大器的基本操作频率(例如，在约600兆赫兹(mhz)到约10吉兆赫(ghz)或更高的范围内的频率)下的rf信号的波长。相移和阻抗反转元件470与到管芯434、454的输出接触衬垫440、116的焊线(或其它)连接的组合可在信号从输出接触衬垫440行进到输出接触衬垫116/组合节点472时赋予放大的载波信号约90度的相对相移。当分别经由载波路径和峰化路径单独地赋予载波和峰化rf信号上的各种相移大体上相等时，放大的载波和峰化rf信号在输出接触衬垫116/组合节点472处大体上同相组合。
134.输出接触衬垫116/组合节点472经由输出阻抗匹配网络474(例如，图1的网络174)电耦合到rf输出端414(例如，图1的端114)。输出阻抗匹配网络474用于将适当负载阻抗呈现到载波末级管芯434和峰化末级管芯454中的每一管芯。尽管在图12中以高度简化形式示出，但输出阻抗匹配网络474可在输出接触衬垫116/组合节点472与rf输出端414之间包括提供所要阻抗匹配的各种导电迹线、额外离散组件(例如，电容器、电感器和/或电阻器)。
135.在图12和13中所说明的多尔蒂放大器模块实施例中，仅峰化末级管芯454为倒装芯片管芯，且其余的三个管芯433、434、453为非倒装芯片管芯。在此实施例中，模块基板410和包封材料580应足以吸收由峰化末级管芯454产生的热。在其它实施例中，管芯中的其它管芯可具有足够低的功率，使得模块基板410和包封材料580足以吸收由那些其它管芯产生的热。
136.举例来说，图14示出根据又一实施例的功率放大器模块600的平面图，所述功率放大器模块600体现图11的多尔蒂功率放大器，并且包括具有倒装芯片拓扑的三个管芯633、653、454以及具有非倒装芯片拓扑的仅一个管芯434。为了增强理解，图14应与图15同时查看，图15示出图14的多尔蒂功率放大器模块600沿着线15-15的侧视横截面图。
137.图14和15的实施例具有与图12和13的实施例大体上类似或相同的多个特征。出于简洁的目的，下文不再详细描述那些大体上类似或相同的特征。在图式之间的参考数字相同(例如，图12到15中的每一图中的参考数字412)的任何情况下，与该参考数字相关联的元件的以上描述意图涉及具有图14和15中的相同参考数字的元件。
138.类似于模块400(图12和13)，模块600包括呈多层pcb或其它合适的基板的形式的模块基板710。多个组件耦合到模块基板710的安装表面709，且非导电包封材料580(例如，
塑料包封物)安置于安装表面709上。
139.此外，功率放大器模块600包括rf信号输入端412(例如，图11的rf输入端312)、功率分配器420(例如，图11的功率分配器320)、两级载波放大器732(例如，图11的放大器332)、两级峰化放大器752(例如，图11的放大器352)、各种相移和阻抗匹配元件、组合节点472(例如，图11的组合节点372)、输出阻抗匹配网络474(例如，图11的网络374)和rf信号输出端414(例如，图11的rf输出端314)。
140.功率分配器420被配置成将经由rf输入端412接收的输入rf信号的功率分配到在功率分配器420的输出端处产生的第一rf信号和第二rf信号。在图14的特定实施例中，载波放大器路径和峰化放大器路径中的每一放大器路径包括两级功率放大器732、752，其中驱动器级晶体管实施在驱动器级管芯633、653上，且末级晶体管实施在单独的末级管芯434、454上。在特定实施例中，载波放大器732包括硅驱动器级管芯633和gan末级管芯434，并且峰化放大器752还包括硅驱动器级管芯653和gan末级管芯454，但管芯633、452、653、454中的每一管芯可以使用其它半导体材料形成，如上文结合图12所论述。
141.载波放大器路径732包括驱动器级管芯633、末级管芯434以及相移和阻抗反转元件470(例如，图11的元件370)。驱动器级管芯633和末级管芯434在驱动器级管芯633的一个或多个输入接触衬垫635/114(对应于载波放大器输入)与末级管芯454的输出接触衬垫438(对应于载波放大器输出)之间以级联布置电耦合在一起。根据所说明的实施例，驱动器级管芯433为倒装芯片功率晶体管管芯，且末级管芯434为非倒装芯片功率晶体管管芯。因此，在实施例中，末级管芯434可包括tsv(例如，图3的源极通孔40)，但驱动器级管芯433不包括tsv。
142.峰化放大器路径752包括驱动器级管芯653和末级管芯454，所述驱动器级管芯653和末级管芯454在驱动器级管芯653的一个或多个输入接触衬垫655/114(对应于峰化放大器输入)与末级管芯454的一个或多个输出接触衬垫458/116(对应于峰化放大器输出)之间以级联布置电耦合在一起。根据所说明的实施例，驱动器级管芯653和末级管芯454两者皆为倒装芯片功率晶体管管芯。因此，在实施例中，驱动器级管芯633和末级管芯434皆不包括tsv(例如，图3的源极通孔40)。
143.图14和15的模块600与图12和13的模块400之间的主要差异在于，如上文所描述，模块400的驱动器级管芯433、453两者皆为非倒装芯片管芯，而模块600的驱动器级管芯633、653两者皆为倒装芯片管芯。因此，驱动器级管芯633、653中的每一管芯包括多个集成电路，包括输入接触衬垫114、在每个管芯633、653的有源区域94内的硅功率晶体管(或其它半导体技术晶体管)和输出接触衬垫116的串联耦合布置。更具体地说，每一驱动器级晶体管的栅极电耦合到每一管芯633、653的输入接触衬垫114，且每一驱动器级晶体管的漏极电耦合到每一管芯633、653的输出接触衬垫116。每一驱动器级晶体管的源极电耦合到相应管芯633、653的底表面上的一个或多个源极接触衬垫128，并且源极接触衬垫128物理耦合、电耦合且热耦合到接地特征617的暴露顶表面。
144.模块400、600之间的若干额外差异见于驱动器级管芯633、653与模块基板600的导电特征之间的电连接中。更具体地说，在先前描述的模块400中，驱动器级管芯433、453(图12、13)为使用焊线(例如，图13的焊线560、561)电耦合到导电特征(例如，图12、13的特征466、469)的非倒装芯片管芯。相比之下，在模块600中，驱动器级管芯633、653为倒装芯片管
芯，因此驱动器级管芯633、653(图14、图15)的输入接触衬垫114和输出接触衬垫116直接连接(例如，使用图4的连接元件90，例如柱、焊球或其它接触延伸部)到在模块基板710的安装表面409处的导电接合衬垫或迹线631、651、669、670。驱动器级管芯633、653的源极接触衬垫128物理耦合且电耦合到在模块基板710的顶表面709处暴露的接地特征617的表面。
145.模块400、600之间的另一更细微的差异为将偏压电压从外部偏压电压源提供到驱动器级晶体管或经由驱动器级晶体管提供偏压电压的方式。在两个实施例中，经由模块基板410、710的偏压端467-1、468-1、467-2、468-2、467-3、468-3提供偏压电压。然而，不同于其中使用焊线连接将偏压端耦合到驱动器级晶体管433、453的模块400，在模块710中，偏压端直接连接(例如，使用图4的连接元件90，例如支柱、焊球或其它接触延伸部)到在驱动器级管芯633、653的面向模块的表面上的偏压接触衬垫667-1、667-2、667-3、668-1、668-2、668-3。
146.更具体地说，可经由驱动器栅极偏压端467-1、468-2和驱动器级管芯端667-1、668-1提供用于驱动器级晶体管的栅极偏压电压，可经由驱动器漏极偏压端467-2、468-2和驱动器级管芯接触衬垫667-2、668-2提供用于驱动器级晶体管的漏极偏压电压，且可经由栅极偏压端467-3、468-3和驱动器级管芯接触衬垫667-3、668-3提供用于末级管芯434、454中的末级晶体管的栅极偏压电压。在所说明的实施例中，用于驱动器级晶体管和末级晶体管436、439、456、459两者的栅极和漏极偏压衬垫位于驱动器级管芯633、653上，并且用于末级管芯434、454的栅极偏压电压从驱动器级管芯433、453经由导电迹线“跳”到末级管芯434、454，如图所示。
147.本公开旨在阐明使用本发明的各种实施例的方式而非限制本发明的各种实施例的真实、既定和公平的范围及精神。以上描述并不意图是详尽的或将本发明限于所公开的确切形式。鉴于以上教示，可以进行许多修改或变化。选择和描述实施例是为了提供对本发明的原理和本发明的实际应用的最佳说明，并且使本领域的技术人员能够在各种实施例中并用适合于所预期特定用途的各种修改来利用本发明。当根据清楚地、合法地并且公正地赋予的权利的广度来解释时，所有这样的修改和变化及其所有等效物均处于如由所附权利要求书所确定的本发明的保护范围内，并且在本专利申请的未决期间可以修正。