一种16位串行输入低功耗数模转换器的制作方法

1.本实用新型涉及电子电路技术领域，特别涉及一种16位串行输入低功耗数模转换器。


背景技术：

2.随着科技的高速发展，集成电路遵循摩尔定律朝着低功耗、小尺寸的方向发展，数模转换器是其中极为重要的一类。数模转换器广泛应用于电脑、手机、耳机等诸多场所，实现数字信号到模拟信号的转换，在各个领域和系统中扮演着至关重要的一环。
3.分辨率是数模转换器的关键参数之一，分辨率越高，转换器实现的精度便越高，更适用于需要高精度运算的芯片，实现更强劲的功能。如图1所示，传统数模转换器一般采用电阻串联分压作为输入，将基准电压均分，通过输入不同的数字信号选择相应电阻上的电压值，经过运放作为缓冲实现模拟电压输出。为了获得高分辨率需要很多电阻，而在实际中过多的电阻会带来匹配性的问题，匹配度稍微差一点，便会造成分辨率精度的下降。因此这种类型的数模转换器通常将分辨率限制在6-8位之间，难以应用于高精度领域。


技术实现要素：

4.为此，本实用新型所要解决的技术问题在于克服便携式电源系统、闭环伺服控制系统、数据采集系统和笔记本电脑中的电阻串类型dac精度不高的问题，从而提供一种16位串行输入低功耗数模转换器。
5.为解决上述技术问题，本实用新型提供的一种16位串行输入低功耗数模转换器，包括24位串转并模块、逻辑控制模块、数据缓存模块、寄存器模块、数据转换模块、运放模块，所述的数模转换器输入输出端设有八个引脚，分别为vdd供电电源、vref基准输入电压、vouta输出通道a、voutb输出通道b、sync使能端输入、sclk时钟输入信号、din串行输入信号、gnd接地，所述的数模转换器采用串行数据的输入方式，其中din串行输入信号输出给24位串转并模块（即24位寄存器），所述的24位串行转并行模块内包括移位寄存器、计数器和数字逻辑门，所述的24位串行转并行模块的输入端口连接有三个引脚，分别为sync使能端输入、sclk时钟输入信号、din串行输入信号，所述的24位串行转并行模块的输出端口分别连接有逻辑控制模块、数据缓存模块，且所述的逻辑控制模块中通道选择端连接所述的数据缓存模块，所述的数据转换模块内的核心包括数字译码模块，所述的数字译码模块用于对二进制的数据进行译码，翻译成唯一对应的模拟量，且数据转换模块包括高4位、中6位和低6位译码电路，所述的数据转换模块一端接收vref基准输入电压的引脚电压信息。
6.在本实用新型的一个实施例中，所述的移位寄存器内部同时包含一个计数器，每次计数满24位后，就会通过数字逻辑门中的逻辑电路输出控制信号，控制其他内部数字模块的工作，进而实现数据译码和数据的转换过程。
7.在本实用新型的一个实施例中，所述的din串行输入信号输入d0到d23总共24个数据为一组的串行数据，其中d0-d15为输入的16位数字位，d16-d23为8位的控制位。
8.在本实用新型的一个实施例中，所述的din串行输入信号中d0-d15，即输入16位数据位又可以分为高4位、中6位和低6位共三组数据，高中低三组数据通过寄存器模块后传送到数据转换模块中的电阻阵列当中，按照数据译码打开电阻阵列的开关，在基准电压作用下得到与数据码相对应的模拟电压。
9.在本实用新型的一个实施例中，所述的数据转换模块中的高4位、中6位和低6位译码电路将vref/2的电压分成了16
×
64
×
64=65536份，实现了模拟量的译码。
10.在本实用新型的一个实施例中，所述的运放模块为三级运放，运放第一级为折叠式共源共栅放大级，运放第二级为带电阻r1负反馈的共源级单级运放，第三级为轨到轨的输出级。
11.在本实用新型的一个实施例中，所述的运放模块是一个两倍增益的闭环应用的运放，整个电路通过把16位的二进制数据译码后，再由运放输出对应的模拟电压量。
12.本实用新型与现有技术相比的优点在于：本新型的数模转换器具有低功耗模式和灵活的串行输入接口。每个片上可以实现2.7v-5.5v电源范围内的轨到轨输出，同时需要外部基准电压用来设置数模转换器的输出范围。正常工作时功耗极低，可以用于低功耗领域，5v工作时典型功耗仅为2.5mw，下电模式功耗为1uw。
附图说明
13.为了使本实用新型的内容更容易被清楚的理解，下面根据本实用新型的具体实施例并结合附图，对本实用新型作进一步详细的说明。
14.图1是一种16位串行输入低功耗数模转换器使用状态下的电路示意图。
15.图2是一种16位串行输入低功耗数模转换器的整体电路框图。
16.图3是一种16位串行输入低功耗数模转换器的输出运放示意图。
具体实施方式
17.如图2所示，本实施例提供一种16位串行输入低功耗数模转换器，包括24位串转并模块、逻辑控制模块、数据缓存模块、寄存器模块、数据转换模块、运放模块，所述的数模转换器输入输出端设有八个引脚，分别为vdd供电电源、vref基准输入电压、vouta输出通道a、voutb输出通道b、sync使能端输入、sclk时钟输入信号、din串行输入信号、gnd接地，所述的数模转换器采用串行数据的输入方式，其中din串行输入信号输出给24位串转并模块（即24位寄存器），所述的24位串行转并行模块内包括移位寄存器、计数器和数字逻辑门，所述的24位串行转并行模块的输入端口连接有三个引脚，分别为sync使能端输入、sclk时钟输入信号、din串行输入信号，所述的24位串行转并行模块的输出端口分别连接有逻辑控制模块、数据缓存模块，且所述的逻辑控制模块中通道选择端连接所述的数据缓存模块，所述的数据转换模块内的核心包括数字译码模块，所述的数字译码模块用于对二进制的数据进行译码，翻译成唯一对应的模拟量，且数据转换模块包括高4位、中6位和低6位译码电路，所述的数据转换模块一端接收vref基准输入电压的引脚电压信息。
18.进一步地，sync使能端输入为电平触发输入，低电平有效，用于控制din数据的写入，当sync输入为高电平时，串转并模块处于中断保持状态，内部寄存器不允许数据写入，仅保持上一个写入的数据。当sync从高电平跳变至低电平时，写入功能开启，din的24位串
行数据进入串行转并行模块。sclk为时钟输入端，最高可以支持30mhz的时钟输入频率，每个时钟周期下降沿有效，支持数据写入，高电平时禁止数据写入。din为24位串行数据输入端口，整体寄存器内部同时包含一个计数器，每次计数满24位（一个计数周期）后，就会通过逻辑电路输出控制信号，控制其他内部数字模块的工作，进而实现数据译码和数据的转换过程。
19.进一步地，16位串行输入低功耗数模转换器电路内部的寄存器采用异步清零模式，清零端口为低电平有效。上图的上电清零和复位原理是：当电源电压vdd上电后，由于充电电容的电压不能突变，因此，该模块的输出电位保持一段时间的低电平，使得电路内部寄存器在上电后一段时间内清零并复位。这段时间的长短由充放电电容量大小和充放电电流大小决定，由c*dv=di*dt知，要延长清零复位的时间，需要减小充电电流或增大充电电容。当vdd给一个阶跃时，输出控制信号会保持一段时间的低电平，使得电路内部寄存器在这段时间内完成清零和复位。
20.电路内部的偏置电流源为自偏置电流源：电流源内部包含启动电路，可以有效避免电路的第二简并点。电路采用与电源电压无关的自偏置结构，其输出电流的表达式为：
21.iout=2l/μn*c
ox
*w*r
s2 ×ꢀ
(1-1/√k)222.因此，可通过调整串联电阻rs的大小，或者pmos镜像管的比例系数k来调整所需电流大小。而后通过等比例的电流源进行输出。
23.所述的移位寄存器内部同时包含一个计数器，每次计数满24位后，就会通过数字逻辑门中的逻辑电路输出控制信号，控制其他内部数字模块的工作，进而实现数据译码和数据的转换过程。
24.所述的din串行输入信号输入d0到d23总共24个数据为一组的串行数据，其中d0-d15为输入的16位数字位，d16-d23为8位的控制位。进一步地，在工作时d0-d15共16位数据位进入输入缓存模块，根据d16-d23逻辑控制模块的控制信号信息经数据控制端传输至寄存器模块，最后进入数据转换模块，选择唯一的对应的电压，经过两倍增益的运算模块输出。其中的数据位决定了输入的数字信号的值，每一个数字信号有其相对应的模拟电压，控制位决定了数据传输的通道和电路的工作模式。
25.所述的din串行输入信号中d0-d15，即输入16位数据位又可以分为高4位、中6位和低6位共三组数据，高中低三组数据通过寄存器模块后传送到数据转换模块中的电阻阵列当中，按照数据译码打开电阻阵列的开关，在基准电压作用下得到与数据码相对应的模拟电压。
26.所述的数据转换模块中的高4位、中6位和低6位译码电路将vref/2的电压分成了16
×
64
×
64=65536份，实现了模拟量的译码。
27.进一步地，如图1所示，其中的16段电阻阵列模块，通过相等的16段分段电阻，将vref/2分成了16份，由此组成高4位电压选择，而后在每一份电压差中又进行电阻分压成64个台阶电压，组成中6位电压数据，通过中6位的数据选择其中一个台阶电压。高4位译码器为16选1译码器，输出为常低，只有被选中的那位输出为常高。输出的高电平可打开对应的nmos管开关，选取16分段电子阵列中的某等份电压（含16个台阶电压）。当输入以二进制递增（0000－＞1111）时，输出码位从低位到高位依次输出“1”。
28.中6位译码器为64选1译码器，其输出为mos管组成的开关阵列，开关阵列共有64组
开关，每组开关对应64个台阶电压中的一个。每次数据译码后，都输出唯一对应的开关阵列信号，打开相邻两个开关，并输出一个选中的台阶电压（其包含高低模拟电压）。当输入以二进制递增（000000－＞111111）时，输出开关码位依次打开相邻的两个开关，并输出该台阶电压的高低模拟电压（如果vref=5v，每个台阶电压差约为2.4mv，也即高低模拟电压之差为2.4mv）。
29.低6位译码器为64位的温度计译码器，高电平有效。其64个温度计译码输出，控制右边64个带相同尾电流源的差分输入对开关阵列，每个差分入对的负向端口都接公共的反馈端（运放输出端的反馈），而正向端接64个开关阵列，每个开关传递的电压就是上述的台阶电压差的高低模拟电压。码元输入越高，温度计译码器输出的有效高电平越多，开关阵列中选则模拟高电压的通道也越多，这样整体差分输入端的输入电压就更靠近模拟高电压，这样就把台阶电压差再次细分成64份。当输入以二进制递增（000000－＞111111）时，温度计译码器输出的有效高电平越多，选择的64个开关阵列中的模拟高电压也越多，差分对输入端的电压也越大。
30.如图三所示，所述的运放模块为三级运放，运放第一级为折叠式共源共栅放大级，运放第二级为带电阻r1负反馈的共源级单级运放，第三级为轨到轨的输出级。
31.进一步地，由于该运放输出端需要驱动大电流负载，且电路整体的功耗较小，因此第三级输出级的mos管需要设定较小的偏置电流。为了保证输出级的大面积nmos管工作于饱和区，通过跨导线性环的结构，设置输出功率管偏置电流为90ua，保证输出功率管处于饱和区，同时兼顾放大和低功耗性能。运放通向端接收前文描述的台阶电压，而反向端接收运放负反馈电阻的反馈电压，若运放增益高，使得运放工作于深度负反馈时，输出电压vout与输入台阶电压vin之间的关系为：vout=2vin。
32.所述的运放模块是一个两倍增益的闭环应用的运放，整个电路通过把16位的二进制数据译码后，再由运放输出对应的模拟电压量，具体如下式：
33.vout=vin
×
2 =｛[（vref/2）*d]/65536｝
×
2=vref*d/65536
[0034]
同时基于闭环运放系统环路稳定性考虑。
[0035]
由于运放是三级放大结构，而且工作于闭环模式，对环路的稳定性提出了较高的要求。为了维持系统的稳定性，内部加入弥勒补偿电容和环路反馈补偿电容，以确保闭环系统的稳定性。
[0036]
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。