一种CMOS反相器延迟电路的制作方法

一种cmos反相器延迟电路
技术领域
1.本发明涉及集成电路技术领域，特别涉及一种cmos反相器延迟电路。


背景技术：

2.在人们的日常生活或工农业电气设备控制方面，有众多场合都需要对电路进行延时开关，实现的方法有许多，可以用最简单的机械定时器实现定时或延时控制，也可以通过较复杂的电脑通过编程实现。当然最常用的实现的方法是采用阻容rc定时网络电路连接一个反相器实现，即cmos反相器延迟电路。
3.cmos反相器延迟电路广泛地应用于模拟电路中，如音频放大、时钟振荡等。这种电路非常方便，非常实用，常常在一些电子或电气控制电路中见到。传统的延迟电路如图1所示，由多级反相器与电容组成，其在实现信号输出延迟可控时，常常需要增大充电电容面积，或调整rc参数，并将延迟单元多级串联，耗费面积较大，且费时费力，增加芯片成本。


技术实现要素：

4.本发明的目的在于提供一种cmos反相器延迟电路，以解决传统延迟电路在实现长延迟时、增加反相器数量及电容的设计耗费版图面积，成本增大；同时在实现延迟缩短时，需改变rc参数设计，版图也需要大幅调整的问题。
5.为解决上述技术问题，本发明提供了一种cmos反相器延迟电路，包括第一cmos反相器inv1、第二cmos反相器inv2、电阻r1、电容c1和若干个mos管；
6.所述第一cmos反相器inv1的输出端yn接所述电阻r1的一端，所述电阻r1的另一端接所述第二cmos反相器inv2的输入端a以及所述电容c1的正极板，第一cmos反相器inv1的输入端a为整个延迟电路的输入端in，第二cmos反相器inv2的输出端yn为整个延迟电路的输出；
7.若干个mos管的源极或者漏极均连接其中一个cmos反相器的vs端口，另一个cmos反相器的vs端口接电源vdd；或者，
8.所述第一cmos反相器inv1的vs端口和所述第二cmos反相器inv2的vs端口分别连接相同数量的mos管。
9.可选的，若mos管的源极连接vs端口，则其漏极分别连接不同的电源；若mos管的漏极连接vs端口，则其源极分别连接不同的电源；若干个mos管的栅极分别连接不同的使能信号。
10.可选的，所述电容c1的负极板、所述第一cmos反相器inv1的gs端和所述第二cmos反相器inv2的gs端均接地。
11.可选的，所述mos管均为n型或p型mos管。
12.可选的，所述电容c1和所述电阻r1均为恒定值。
13.可选的，所述第一cmos反相器inv1上mos管的栅极所接使能信号不能同时为低或高，所述第二cmos反相器inv2上mos管的栅极所接使能信号不能同时为低或高。
14.在本发明提供的cmos反相器延迟电路中，采用mos管、电容及电阻组成非常简单的电路结构，得到了延迟功能。利用切换使能mos管的开关实现反相器的电源切换，从而控制电容c1的充放电时间，从而控制最后一级cmos反相器的延迟输出。而且本发明的cmos反相器延迟电路简单实用，在需要增大时间延迟时，不用增大电容面积，极大地减小了版图面积；在需要减小时间延迟时，也不用修改电容参数，减少版图工作量；从而轻松实现延迟时间可控，缩小成本。
附图说明
15.图1是传统的cmos反相器的延迟电路结构框图；
16.图2是本发明实施例一的cmos反相器延迟电路的原理图；
17.图3是本发明实施例一中第一反相器切换电源电压的时间延迟规律图；
18.图4是本发明实施例二的cmos反相器延迟电路的原理图；
19.图5是本发明实施例二中第二反相器切换电源电压的时间延迟规律图；
20.图6是本发明实施例三的cmos反相器延迟电路的原理图；
21.图7是本发明实施例三中不同k值时n值增大时间延迟规律图。
具体实施方式
22.以下结合附图和具体实施例对本发明提出的一种cmos反相器延迟电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
23.实施例一
24.本发明提供一种cmos反相器延迟电路，其实施例一如图2所示，包括第一cmos反相器inv1、第二cmos反相器inv2、电阻r1和电容c1；所述第一cmos反相器inv1的输出端yn接所述电阻r1的一端，所述电阻r1的另一端接所述第二cmos反相器inv2的输入端a以及所述电容c1的正极板，所述电容c1的负极板、所述第一cmos反相器inv1的gs端和所述第二cmos反相器inv2的gs端均接地。
25.在本实施例一中，所述cmos反相器延迟电路还包括第一mos管m1和第二mos管m2，所述第一mos管m1和所述第二mos管m2的漏/源极分别接电源vdd1、电源vdd2，所述第一mos管m1和所述第二mos管m2的源/漏极均连接第一cmos反相器inv1的vs端口，所述第一mos管m1和所述第二mos管m2的栅极分别连接使能信号en1、en2。所述第二cmos反相器inv2的vs端接电源vdd，其输出端yn为整个延迟电路的输出。
26.所述cmos反相器延迟电路还可以包括第三mos管m3、第四mos管m4、...第x mos管mn，x为大于1的整数。x个mos管的漏/源极分别连接不同的电源电压vdd1、vdd2
……
，源/漏极均连接在第一cmos反相器inv1的vs端口，栅极分别连接不同的使能电位en1，en2。
27.如图2所示的延迟电路具体工作原理如下：
28.第一mos管m1和第二mos管m2为切换电源的开关管，其漏/源极所接的电源vdd1及vdd2均是大于vdd，或均小于vdd的，为了同方向调节电容的充电时间；但不等于vdd，当等于vdd时无意义。当需要控制输出延迟时，第一mos管m1或第二mos管m2打开，电源vdd1或vdd2
开始对c1充电，当充电电压小于第二cmos反相器inv2的反转电压vdd/2时，输出为1，当充电达到第二cmos反相器inv2的反转电压vdd/2时，输出开始切换为0；充电电压越高，电容c1上的充电速度越快的充到翻转电压vdd/2，从而缩短延迟时间。相反，当需要输出延迟长一些的时候，切换第一cmos反相器inv1的电源为低电压，充电电压越低，电容c1上的充电速度越慢的充到翻转电压vdd/2，从而延长延迟时间。
29.根据充电电容两端电压与时间的公式：
[0030][0031]
其中vc为电容c1两端的电压，e为电源电压，r为第二cmos反相器inv2的输入电阻，c为第二cmos反相器inv2的输入电容，这里r，c为常数，τ为将电容c1的电压充到vc需要的时间。
[0032]
假设选择电源电压e＝vdd1＝n*vdd，n为倍数，r、c参数保持原数值不变，第二cmos反相器inv2的翻转电压为根据公式(1)可有如下计算公式：
[0033][0034]
推出延迟时间τ＝rc*[ln 2n-ln(2n-1)]
ꢀꢀ
(3)；
[0035]
如图3所示为第一cmos反相器切换电源电压的时间延迟规律，结合表1可以看出，随着第一cmos反相器inv1的电源电压切换的越来越大时，电容充电时间反而原来越短，即延迟电路的最终信号输出延迟时间缩短，可根据此规律来设计合理的第一cmos反相器inv1的电源电压，从而实现信号输出延迟时间可控。
[0036][0037]
表1
[0038]
实施例二
[0039]
本发明提供一种cmos反相器延迟电路，其实施例二如图4所示，与实施例一相比区别在于：第一mos管m1和第二mos管m2的源/漏极均连接第二cmos反相器inv2的vs端口，所述第一cmos反相器inv1的vs端接电源vdd。该实施例二的延迟电路的具体工作原理如下：
[0040]
第一mos管m1和第二mos管m2为切换电源的开关管，其漏/源极所接的电源vdd1及vdd2均是大于/小于vdd的，当需要控制信号输出延迟时，第一mos管m1或第二mos管m2打开，vdd1/vdd2开始改变第二cmos反相器inv2的翻转电压，当翻转电压小于第二cmos反相器inv2的初始翻转电压vdd/2时，输出高电平时间变短，当翻转电压大于第二cmos反相器inv2的初始翻转电压vdd/2时，输出高电平时间延长；从而实现延迟电路信号输出延迟可控。
[0041]
根据充电电容两端电压的公式：
[0042][0043]
vcl为电容两端的电压，e为电源电压，r为第二cmos反相器inv2的输入电阻，c为第二cmos反相器inv2的输入电容，这里r，c为常数，τ为将电容电压充到vcl共需要的时间。
[0044]
假设选择电源电压e＝vdd1＝n*vdd，n为倍数，r、c参数保持原数值不变，根据公式(4)可有如下计算公式：
[0045][0046]
推出延迟时间τ＝rc*[ln 2-ln(2-n)]
ꢀꢀ
(6)
[0047]
由此可以看出，
[0048][0049]
表2
[0050]
当n≥2时，等式不成立，理论分析当翻转电压大于等于vdd时，前一级反相器(即第一cmos反相器inv1)的输出电压最大为(vdd-vth)，满足不了翻转电压的要求，故电路无法导通实现。
[0051]
如图5所示为第二cmos反相器切换电源电压的时间延迟规律，结合表2可以看出，随着第二cmos反相器的电源电压切换的越来越大时，第二cmos反相器的翻转电压变高，即延迟电路的最终信号输出延迟时间延长，可根据此规律来设计合理的第二cmos反相器的电源电压，从而实现信号输出延迟时间可控。
[0052]
实施例三
[0053]
本发明提供一种cmos反相器延迟电路，其实施例三如图6所示，将实施例一与实施例二合并，包括第一mos管m1、第二mos管m2、第三mos管m3和第四mos管m4，其漏/源极分别接电源vdd1、电源vdd2、电源vdd1’、电源vdd2’，两个mos管为一组，第一mos管m1和第二mos管m2的源/漏极均连接第一cmos反相器inv1的vs端口，第三mos管m3和第四mos管m4的源/漏极均连接第二cmos反相器inv2的vs端口；该实施例三的延迟电路的具体工作原理如下：
[0054]
当实施例一或实施例二仍不能满足我们想要的时间延迟时，可将两种方案合并，同时调节第一级反相器inv1，第二级反相器inv2的电源电压；还可以将实施例三作为整体单元，多级级联，实现最大限度的延迟时间可控。
[0055]
根据充电电容两端电压的公式：
[0056][0057]
vcl为电容两端的电压，e为电源电压，r为第二cmos反相器inv2的输入电阻，c为第二cmos反相器inv2的输入电容，这里r，c为常数，τ为将电容电压充到vcl共需要的时间。
[0058]
假设前一级第一cmos反相器inv1的选择电源电压e＝vdd1＝k*vdd，k为倍数，后一级的第二cmos反相器inv2的选择电源电压e'＝vdd1'＝n*vdd，r、c参数为常数，根据公式
(7)可有如下计算公式：
[0059][0060]
推出延迟时间τ＝rc*[ln(2k)-ln(2k-n)]
ꢀꢀ
(9)
[0061]
由此可以看出，
[0062][0063][0064]
表3
[0065]
由以上计算结果可以看出：当需要延迟电路时间推迟时，可将第二cmos反相器inv2的电源电压往高电压方向切换，逐步提升其翻转电压水平，从而在不增大电容面积的情况下，实现延迟电路的输出延迟；当需要缩短延迟电路的时间时，可将第二cmos反相器inv2的电源电压往低电压方向切换，逐步降低其翻转电压水平，从而在不改变电容面积的情况下，实现延迟电路的输出缩短。
[0066][0067]
表4
[0068]
由以上计算结果可以看出：当需要延迟电路时间推迟时，可将第一cmos反相器inv1的电源电压往低电压方向切换，降低其对电容充电电压，从而在不增大电容面积的情况下，实现延迟电路的输出延迟；当需要缩短延迟电路的时间时，可将第一cmos反相器inv1的电源电压往高电压方向切换，逐步提高电容充电电压水平，从而在不改变电容面积的情况下，实现延迟电路的输出缩短。
[0069]
当只调节其中一级反相器的电源电压还不能完全实现所要增大的延迟时间时，可同时将k往小了调，n往大了调，实现更大的延迟时间；同理，若只调节其中一级反相器的电源电压还不能完全实现所要缩短的延迟时间时，可同时将k往大了调，n往小了调，实现更短的延迟时间。所有的时间延迟都依靠切换反相器的电源电压来实现，参数rc始终为常数，不做修改，尤其在增大延迟方面极大地减小了版图面积，也减少了版图人员工作量。
[0070]
同时调节两级反相器的电源电压，可实现的信号输出时间延迟的分析如下：
[0071]
根据公式τ＝rc*[ln(2k)-ln(2k-n)]得出：
[0072]
[0073][0074]
表5
[0075]
以上数据说明，在切换第二cmos反相器的电源电压时，同时切换第一cmos反相器的电源电压，输出时间延迟呈现出的变化规律：当第一cmos反相器的电源电压增大时，搭配第二cmos反相器的电源电压变化，延迟时间整体缩短，且第二cmos反相器的电源电压切换的越小，时间延迟越短；反之，当第一cmos反相器的电源电压减小时，搭配第二cmos反相器的电源电压变化，延迟时间整体延长，且第二cmos反相器的电源电压切换的越大，时间延迟越长；且当两级反相器同步切换时，相比于只切换单级反相器的电源电压，输出延迟时间变化更加显著。
[0076]
通过上述实施例一、实施例二和实施例三，本发明的延迟电路以一种简单实用的结构得到了延迟输出可控，具有结构简单、节省版图面积，缩小芯片成本的特点，并且通过其改进形式可进一步有效实现信号的延迟输出。
[0077]
在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。上述的所有电阻的第一端和第二端均是按照电流的流经方向定义的，电流首先经过的电阻的一端为第一端，另一端就为第二端。
[0078]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。