扫描触发器及相关方法
【技术领域】
[0001]本发明是关于一种扫描触发器及相关方法，且特别是关于一种可有效解决维持时间违误(hold time v1lat1n)的扫描触发器及相关方法。
【背景技术】
[0002]半导体集成电路(例如芯片、晶粒)是由许多电路单元(cell)合成的，扫描触发器就是最常用的标准电路单元之一。扫描触发器可在一正常运作模式与一扫描测试模式间切换；扫描触发器的电路架构可等效为一多工器与一普通的触发器电路(例如一主从式触发器)。多工器设有一数据输入端与一扫描输入端；在正常运作模式与扫描测试模式下，多工器分别将数据输入端与扫描输入端导通至触发器电路；触发器电路则在一时钟的触发下对多工器所选择导通而来的信号进行闩锁取样，也就是在正常运作模式下对数据输入端传入的信号进行闩锁取样，在扫描测试模式下对扫描输入端传入的信号进行闩锁取样。
[0003]为实现集成电路的正常功能，各扫描触发器的数据输入端会被耦接至集成电路中因应正常功能的逻辑区块；相对地，扫描输入端则可耦接至另一扫描触发器的输出端，使不同扫描触发器串接为一扫描链，以在扫描测试模式下传输扫描测试的相关数据。请参考图1，其是举例示意一种典型的数字电路架构；在此例中的两个触发器FF[1]与FF[2]皆为扫描触发器，各触发器设有端点D、S1、SE、CK与Q,分别为一数据输入端、一扫描输入端、一扫描致能端、一时钟端与一输出端。一端点QO经由一逻辑区块L0GIC[1]耦接至触发器FF[1]的端点D，再于端点Ql经另一逻辑区块LOGIC [2]耦接至次一触发器FF [2]，形成正常运作模式下的数据路径。相对地，为了支持扫描测试模式，端点QO另行耦接至触发器FF[1]的端点SI，端点Ql亦另行耦接至触发器FF[2]的端点SI，形成扫描测试模式下的数据路径，即扫描链。
[0004]图1中也一并绘示了一典型的扫描触发器架构，其包括有晶体管Tpl至Tp6(如P沟道金属氧化物半导体晶体管)、晶体管Tnl至Τη6 (如η沟道金属氧化物半导体晶体管)，以及反相器1a与10b、12a与12b、14a与14b、16与18。由端点CK接收的时钟经由反相器1a反相至端点CKB，端点CKB的时钟再经由反相器1b反相至端点CKI ;端点SE的信号经由反相器18反相至端点SEB。晶体管Tpl至Tp4、Tnl至Τη4形成一多工器32。晶体管Τρ5至Τρ6、Τη5至Τη6、反相器12a与14a、受控于端点CKI与CKB的反相器12b与14b以及反相器16则形成一触发器电路34，以节点n0作为一内部输入端，并输出至端点Q。当触发器FF[1]要运作于扫描测试模式时，端点SE会被提升至高电平(逻辑I)，晶体管Tn2与Τρ2导通，使节点η0的电压可受控于端点SI的信号，让触发器电路34能接收扫描链上传入的信号；另一方面，晶体管Τρ3与Τη3则不导通。当触发器FF[1]要运作于正常运作模式时，端点SE会被拉低至低电平(逻辑0)，晶体管Tn3与Τρ3导通，使节点η0的电压可受控于端点D的信号，也就是让触发器电路34能接收正常运作的信号；另一方面，晶体管Τρ2与Τη2则不导通。
[0005]在图1中，时钟CKin用以触发触发器FF[I]与FF[2]中的触发器电路(如触发器电路34)。不过，因为逻辑电路L0GIC[1]与L0GIC[2]会各自引进信号延迟，故触发器FF[1]与FF[2]于端点CK所接收的触发时钟CK[1]与CK[2]皆有所调整；延迟器CTSD[1]与CTSD[2]即用以代表时钟树合成所引入的时钟延迟。然而，扫描链上的延迟和正常运作模式下的数据路径延迟并不相同(前者通常较短)，依据正常功能所设定的时钟会使扫描触发器在扫描测试模式下违反相关的时序规格，例如说是违反维持时间的要求。同理，若依据扫描测试的时序调整各扫描触发器的时钟，扫描触发器在正常运作模式下应有的功能就会受影响。为克服扫描触发器的时序违误，一种常用的技术是在扫描链上增设延迟用的缓冲器，例如图1中的缓冲器BUFF[1]与BUFF[2]。然而，增设缓冲器也会增加集成电路的总面积，影响集成电路的集积度、增加功耗、绕线距离也变长，连带亦降低扫描链重排序(reorder)的弹性。
[0006]为了兼顾正常运作时序与扫描链时序，集成电路的设计流程常要进行多次重复递归以在扫描链时序与正常运作时序间寻求妥协，不仅要耗费大量设计时间、成本与资源在集成电路中插入许多缓冲器，有时甚至完全无法收敛至两全的局面。对先进、小尺寸的制程而言，由于端点CK至Q的延迟缩短、数据设置时间(setup time)较短、不同芯片间的时钟变异较大与时钟不确定性较高等等因素，维持时间违误的影响更为严重，成为重大的电路设计难点。
[0007]另一些已知技术则尝试将扫描链的延迟内建至扫描触发器中，如美国专利6389566,6895540与7649395。然而，这些已知技术仍有缺点，例如说是输出端数目不符合标准电路元件、布局面积过大，于扫描链上引入延迟的效能(如每单位面积能提供的延迟)较低，以及/或者是在先进制程的低工作电压下无法正常动作。
【发明内容】
[0008]本发明的目的之一是提供一种扫描触发器，包括一数据输入端、一扫描输入端、一触发器电路，并包括一第一晶体管、多个第二晶体管、一第三晶体管、一第四晶体管、多个第五晶体管与一第六晶体管，用以形成一多工器。
[0009]第一晶体管有一第一栅极、一第一源极与一第一漏极，各个第二晶体管有一第二栅极、一第二源极与一第二漏极，第三晶体管有一第三栅极、一第三源极与一第三漏极，第四晶体管有一第四栅极、一第四源极与一第四漏极，各个第五晶体管有一第五栅极、一第五源极与一第五漏极，第六晶体管有一第六栅极、一第六源极与一第六漏极。触发器电路有一第一内部输入端与一第二内部输入端。该些第二源极与第二漏极以及第一源极与第一漏极串连地I禹接于一第一电压与第一内部输入端之间；第一栅极I禹接扫描输入端，且该些第二栅极共同耦接至一第一致能信号。第三源极与第三漏极耦接于第一内部输入端与数据输入端之间，第三栅极则耦接于一第二致能信号；其中，第二致能信号与该第一致能信号是互为反相。该些第五源极与第五漏极以及第四源极与第四漏极是串连地耦接于一第二电压与第二内部输入端之间；第四栅极耦接扫描输入端，且该些第五栅极是共同耦接至第二致能信号。第六源极与第六漏极耦接于第二内部输入端与数据输入端之间，第六栅极则耦接于第二致能信号。
[0010]本发明的另一目的是提供一种应用于一电路布局的方法，包括:将多个第一类扫描触发器摆放于该电路布局中，并于各个第一类扫描触发器之旁预留一对应的邻接闲置区域；进行一时钟树合成(clock tree synthesis)以替各第一类扫描触发器提供一时钟；针对该些第一类扫描触发器进行一时序测试(包括维持时间测试)，并据以由该些第一类扫描触发器中选出第一数目个待置换触发器；并且，进行一置换步骤，将各该第一数目个待置换触发器置换为一第二类扫描触发器。其中，各个第二类扫描触发器的面积大于各第一类扫描触发器的面积，各个第一类扫描触发器与对应邻接闲置区域的总面积可涵盖各个第二类扫描触发器的面积。
[0011]各个第二类扫描触发器包括一数据输入端、一扫描输入端、一触发器电路(具有一内部输入端)、一第一晶体管与多个第二晶体管。第一晶体管与第二晶体管的源极与漏极串连地I禹接于一第一电压与内部输入端之间；第一晶体管的栅极I禹接扫描输入端，该些第二晶体管的栅极则是共同耦接在一起。本发明方法亦可包括一扫描重排序(scanreordering)。
[0012]为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【附图说明】
[0013]图1示意的是典型扫描触发器与其运用。
[0014]图2示意的是依据本发明一实施例的扫描触发器。
[0015]图3示意的是依据本发明一实施例的布局，可用以实现图2中的扫描触发器。
[0016]图4示意的是依据本发明一实施例的流程。
[0017][标号说明]
[0018]10