基于信号自相关性的逐次逼近型模数转换电路的制作方法
【技术领域】
[0001]本实用新型涉及电子电路技术领域，尤其涉及一种基于信号自相关性的逐次逼近型模数转换电路。
【背景技术】
[0002]在集成电路系统中，A/D转换器是连接模拟系统与数字信号处理系统重要的桥梁，数字信号处理技术在高分辨率图像、高保真音频信号及无线通信领域的广泛应用，使得对基于CMOS工艺的ADC (Analog-to-digital converter，模数转换器)的需求量日益增加，尤其是对高速度、高精度、低功耗、低成本的ADC。SAR(Successive Approximat1n Register,逐次逼近型)A/D转换电路的分辨率与其他类型ADC相比较高，面积小，功耗也相对较低，但是速度慢。
[0003]随着便携式设备和可穿戴设备等应用领域的兴起，应用系统对数据处理速度和低功耗的要求越来越高。模数转换器作为应用系统中连接模拟信号与数字信号的桥梁，是不可或缺的重要组成部分，降低模数转换器的功耗是工程师们一直在努力的方向。另外实际应用系统中的信号一般均为连续变化的缓变信号，因此对于转换速率远高于输出信号频率的情况，ADC的输入模拟信号在两次采样时刻的数值应该相差不大，若出现差值较大的情况则可以认为是噪声，从而加以滤除。图1所示为ADC的输入信号中存在噪声的示意图，其中实线为输入模拟信号，虚线箭头为每次的信号采样，当前后两次采样信号出现较大差值时认为出现了噪声。
【发明内容】
[0004]鉴于SAR ADC对信号转换速度不高而功耗较高，并且不具有过滤噪声的功能，本实用新型目的是提供一种模数转换电路，在现有较高精度的ADC基础上，提高ADC速度，降低功耗，并使ADC自身具有一定的滤噪功能。
[0005]基于信号自相关性的逐次逼近型模数转换电路，包括AD转换单元和逻辑时序控制器，所述AD转换单元产生逻辑时序信号，提供给所述逻辑时序控制器，还包括信号自相关性检测单元，所述逻辑时序控制器为AD转换单元和信号自相关性检测单元提供控制信号，所述信号自相关性检测单元包括以下部分:采样保持器、模拟减法器、绝对值模块、M位DAC、第一比较器、过零比较器、数字加/减法器、M位寄存器、N位输出寄存器以及第一开关、第二开关、第七开关、第八开关、第九开关和第十开关；其中，所述采样保持器、所述模拟减法器和所述绝对值模块依次电性连接，所述模拟减法器的输出端同时与所述过零比较器连接，所述绝对值模块的输出端与所述M位DAC和所述第一比较器的负输入端同时连接，所述第一比较器的正输入端输入第一参考信号，所述M位寄存器的输出端连接到所述数字加/减法器，所述数字加/减法器的输出端与所述N位输出寄存器通过第九开关相连，所述M位寄存器的输出端也与所述M位DAC连接，所述第十开关与所述AD转换单元连接；所述第一开关位于所述采样保持器之前，所述第二开关位于所述模拟减法器之前，所述第七开关位于所述绝对值模块和所述M位DAC之间，所述第八开关位于所述M位DAC与所述AD转换单元之间。
[0006]在一些情况下，所述第一比较器的输出为第一控制信号，用来控制所述第七开关、第八开关、第九开关、第十开关和所述AD转换单元中的开关，所述过零比较器的输出为第二控制信号，用来控制所述数字加/减法器。
[0007]另外一种情况是，所述第一比较器和所述过零比较器的输出端都连接到所述逻辑时序控制器，所述逻辑时序控制器输出第一控制信号和第二控制信号。
[0008]所述AD转换单元包括N位DAC、第二比较器、N位寄存器、第三开关、第四开关、第五开关和第六开关，所述N位DAC的输出信号进入所述第二比较器的负输入端，所述N位寄存器的输出端连接到所述N位DAC，同时通过所述第十开关与所述N位输出寄存器连接，所述第二比较器的正输入端输入参考信号；所述第三开关和第四开关并联于所述第二比较器的正输入端，由第一控制信号控制；当第三开关闭合而第四开关断开时，进入所述第二比较器正输入端的参考信号为第二参考信号，当第三开关断开而第四开关闭合时，进入所述第二比较器正输入端的参考信号为第一参考信号，所述第五开关位于所述N位DAC之前，所述第六开关位于所述N位DAC和所述第二比较器的负输入端之间，所述第八开关与所述第六开关并联接于所述第二比较器的负输入端。
[0009]M的值小于N的值。
[0010]所述第一参考信号为第二参考信号的1/2n Mo
[0011]本实用新型还提供另一种基于信号自相关性的逐次逼近型模数转换电路，包括AD转换单元和逻辑时序控制器，所述AD转换单元产生逻辑时序信号，提供给所述逻辑时序控制器，所述AD转换单元包括N位/M位DAC、第二比较器、N位寄存器、第三开关、第四开关、第五开关、第六开关和第八开关，所述N位/M位DAC的输出信号进入所述第二比较器的负输入端，所述N位寄存器的输出端经第六开关连接到所述N位/M位DAC，所述第二比较器的正输入端输入参考信号；所述第三开关和第四开关并联于所述第二比较器的正输入端，由第一控制信号控制；当第三开关闭合而第四开关断开时，进入所述第二比较器正输入端的参考信号为第二参考信号，当第三开关断开而第四开关闭合时，进入所述第二比较器正输入端的参考信号为第一参考信号，所述第五开关位于所述N位/M位DAC之前；还包括信号自相关性检测单元，所述逻辑时序控制器为AD转换单元和信号自相关性检测单元提供控制信号，所述信号自相关性检测单元包括以下部分:采样保持器、模拟减法器、绝对值模块、第一比较器、过零比较器、数字加/减法器、N位输出寄存器以及第一开关、第二开关、第七开关、第九开关和第十开关；其中，
[0012]所述采样保持器、所述模拟减法器和所述绝对值模块依次电性连接，所述模拟减法器的输出端同时与所述过零比较器连接，所述绝对值模块的输出端与所述N位/M位DAC和所述第一比较器的负输入端同时连接，所述第一比较器的正输入端输入第一参考信号，所述M位寄存器的输出端连接到所述数字加/减法器，所述数字加/减法器的输出端与所述N位输出寄存器通过第九开关相连，所述M位寄存器的输出端经第八开关与所述N位/M位DAC连接，所述第十开关位于所述N位寄存器和所述N位输出寄存器之间；所述第一开关位于所述采样保持器之前，所述第二开关位于所述模拟减法器之前，所述第七开关位于所述绝对值模块和所述N位/M位DAC之间，所述第一比较器的输出为第一控制信号，用来控制除第一开关和第二开关以外的所有开关，所述过零比较器的输出为第二控制信号，用来控制所述数字加/减法器。
[0013]本实用新型具有的有益效果:
[0014]1、对前后两次采样信号的差值进行比较，若其小于某一阈值则仅需要进行M位的AD转换，从而降低了单次AD转换的功耗。
[0015]2、利用输入模拟信号的自相关性，使得N位SAR ADC在进行一次AD转换中实际只需要进行M位的AD转换，因此信号的转换速率得到了提升。
[0016]3、通过对前后两次采样信号的差值进行比较，若其大于某一阈值(即出现了陡变)则认为是噪声，从而不需进行AD转换，而是用上次AD转换的结果作为此次的输出，从而达到滤除噪声(信号陡变)的效果。
【附图说明】
[0017]图1为传统的ADC的输入信号中存在噪声的信号不意图；
[0018]图2为本实用新型一实施例的原理图；
[0019]图3为图2中的实施例另一种工作状态原理图；
[0020]图4为本实用新型另一实施例的原理图。
【具体实施方式】
[0021]为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
[0022]如图2和图3所示，点划线框内为传统的N位SAR ADC电路即AD转换单元和逻辑时序控制器，经AD转换单元转换并输出的数字信号作为提供给逻辑时序控制器的控制信号。本实用新型的创新在于增加了信号自相关性检测单元，依次连接有采样保持器、模拟减法器、绝对值模块、第一比较器，第一比较器输出控制信号Cl，模拟减法器后同时连接过零比较器，过零比较器输出控制信号C2。绝对值模块后还接有M位DAC，M位DAC与AD转换单元中的第二比较器的负输入端相接。信号自相关性检测单元还包括M位寄存器，以及后面顺序连接的数字加/减法器和N位输出寄存器，其中M位寄存器的输出端与M位DAC输入端连接，AD转换单元中的N位寄存器与N位输出寄存器直接相连。Cl用来控制图2中的开关，C2控制数字加/减法器。
[0023]实施例1
[0024]图2所示为本电路的一种工作状态，首次AD转换由逻辑时序控制器控制将输入的模拟信号存入采样保持器中，并将SW3、SW5和SW6闭合以实现一次完整的N位AD转换，AD转换结果存入N位寄存器中，然后将SW3、SW5和SW6断开；从第二次AD转换开始采用如下步骤进行AD转换，
[0025]Sffl断开，SW2闭合，SW3?SWlO断开，将当前输入的模拟信号与采样保持电路中存储的上次输入的模拟信号相减，将结果取绝对值后与电平V?f/2N M进行比较产生控制信号Cl，同时通过过零比较器对结果是否大于零进行判断产生控制信号C2 ;
[0026]若Cl为I，则SW4、SW7和SW8闭合，Sff3, SW5和SW6断开，此时对模拟减法器的输出电压进行M位的AD转换(当M位DAC完成电压信号采样后断开SW2和SW7，闭合SWl对当前输入的模拟信号进行存储)，将转换结果存入M位寄存器；若Cl为O，断开SW2和SW7，闭合SWl对当前输入的模拟信号进行存储，同时SW4、SW7和SW8断开，Sff3, SW5和SW6闭合，此时对当前输入的模拟信号进行完整的N位的AD转换，将转换结果存入N位寄存器；
[0027]若Cl为1，SW9闭合，SfflO断开，若C2为I则将N位寄存器和M位寄存器进行加法操作，若C2为O则将N位寄存器和M位寄存器进行减法操作，并将结果存入N位输出寄存器进行输出；若Cl为0，则SW9断开，SfflO