一种复用两数据输入主从型d触发器的制造方法
【技术领域】
[0001]本实用新型设计了一种复用两数据输入主从型D触发器，主要用于数字电路设计领域。
【背景技术】
[0002]随着CMOS工艺的发展，芯片制造早已进入亚微米水平，目前最先进的工艺甚至已经小于15nm，按照摩尔定律的预测，2015年单颗集成电路上可容纳的晶体管数量将超过26亿。目前数模混合工艺芯片是芯片设计制造领域的主流，一般来说，数字电路的版图能占到芯片整体面积的60%以上。因此，在不影响芯片性能的前提下，减小数字电路的面积将大大降低芯片的制造成本，同时也会有效的减少芯片的功耗。
[0003]D触发器是数字系统中重要的时序器件，在时钟分频和数据锁存应用中必不可少，同时由于该器件包含的管子数量众多，因此减少D触发器的数量能有效的减小芯片的面积。
[0004]传统的D触发器参见图1。传统D触发器都是单数据输入，只能实现对单通道数据的锁存。主锁存电路由第一 PMOS管?第四PMOS管及第一匪OS管?第四NMOS管组成，从锁存器由第五PMOS管?第八PMOS管及第五NMOS管?第八NMOS管组成。为了对输出信号进行整形及增大输出信号的驱动能力，在输出端可以加两组反相器或缓冲器。
[0005]传统的D触发器和本实用新型相比，有两个缺点:其一是传统D触发器为单数据输入结构，如果实现双数据输入，不可避免要使用两组D触发器，如此一来势必会增加MOS管数量，在D触发器大量使用的条件下，多余MOS管造成的芯片面积浪费不可忽视;其二是传统的D触发器采用一个传输门与两个反相器组成锁存电路，该结构的锁存电路在版图实现时会产生比较大的寄生电容，响应速度慢。
【实用新型内容】
[0006]针对传统D触发器存在的不足，本实用新型提供一种复用两数据输入主从型D触发器，占用更小的版图面积，且响应速度更快。
[0007]本实用新型是通过以下技术方案来实现的:
[0008]—种复用两数据输入主从型D触发器，包括:数据输入选择电路、主锁存电路和从锁存电路。
[0009]所述的数据输入选择电路由PMOS管第一 PMOS管?第五PMOS管及第一匪OS管?第五NMOS管组成，其中第一PMOS管的栅极接数据选择控制信号，源极接电源，漏极接第三PMOS管的源极;第三PMOS管的栅极接第二数据输入端，漏极接第五PMOS管的源极;第二 PMOS管的栅极接第一数据输入端，源极接电源，漏极接第四PMOS管的源极;第四PMOS管的栅极接数据选择控制信号的反相信号，漏极接第五PMOS管的源极;第五PMOS管的栅极接时钟信号，漏极接第五匪OS管的漏极;第五匪OS管的栅极接时钟信号的反相信号，源极接第三WOS管的漏极;第三NMOS管的栅极接第二数据输入端，源极接第一 NMOS管的漏极;第一 NMOS管的栅极接数据选择控制信号的反相信号，源极接地;第四NMOS管的栅极接数据选择控制信号，漏极接第三匪OS管的漏极，源极接第二 NMOS管的漏极;第二 NMOS管的栅极接第一数据输入端，源极接地。
[0010]所述的主锁存电路由第六PMOS管?第八PMOS管及第六NMOS管?第八匪OS管组成，其中第六PMOS管的栅极接第八PMOS管的漏极，源极接电源，漏极接第七PMOS管的源极;第七PMOS管的栅极接时钟信号的反相信号，漏极接第五NMOS管的漏极;第七匪OS管的栅极接时钟信号，漏极接第五匪OS管的漏极，源极接第六匪OS管的漏极;第六匪OS管的栅极接第八PMOS管的漏极，源极接地;第八PMOS管的栅极接第五NMOS管的漏极，源极接电源，漏极接第八PMOS管的漏极;第八NMOS管的栅极接第五NMOS管的漏极，漏极接第八PMOS管的漏极，源极接地。
[0011]所述的从锁存电路由第十PMOS管?第十二 PMOS管及第十匪OS管?第十二匪OS管组成，其中第十一 PMOS管的栅极接电路输出端口 Q，源极接电源，漏极接第十PMOS管的源极；第十PMOS管的栅极接时钟信号，漏极接电路输出端口QN;第十匪OS管的栅极接时钟反相信号，源极接第i^一NMOS管的漏极，漏极接输出端口 QN;第^^一NMOS管的栅极接输出端口 Q，源极接地;第十二 PMOS管的栅极接输出端口 QN，源极接电源，漏极接输出端口 QN;第十二匪OS管的栅极接输出端口 QN，源极接地，漏极接输出端口 Q。
[0012]优选地，所述一种复用两数据输入主从型D触发器还具有第一输入信号处理电路，所述第一输入信号处理电路包括第十三PMOS管和第十三NMOS管，其中第十三PMOS管的栅极接数据选择信号，源极接电源，漏极接数据选择的反相信号;第十三NMOS管的栅极接数据选择信号，源极接地，漏极接数据选择的反相信号。
[0013]所述传输门由第九PMOS管和第九NMOS管组成，第九PMOS管的栅极接时钟信号的反相，源极接输出端口 QN，漏极接第八PMOS管的漏极;第九匪OS管的栅极接时钟信号，源极接输出端口 QN，漏极接第八PMOS管的漏极。
[0014]优选地，所述一种复用两数据输入主从型D触发器还具有第二输入信号处理电路，所述第二输入信号处理电路由第十四PMOS管和第十四NMOS管组成，其中第十四PMOS管的栅极接时钟信号，源极接电源，漏极接时钟的反相信号，第十四匪OS管的栅极接时钟信号，源极接地，漏极接时钟信号的反相。
[0015]本电路采用数据输入选择电路、主锁存电路和从锁存电路。两组数据首先进入数据输入选择电路，在输入选择信号的控制下只选通一路数据进入到锁存电路，也就是说同一时刻有且只有一路数据能进入主从型D触发器。之后数据在时钟信号的控制下由主锁存器流入从锁存器，并输出给后续电路，实现主从型D触发器的复用。
[0016]因此，本实用新型占用了比传输门更小的版图面积，减小了寄生电容，提升了电路响应速度。
【附图说明】
[0017]图1为传统的主从型D触发器示意图；
[0018]图2为本实用新型复用两数据输入主从型D触发器示意图；
[0019]图3为本实用新型复用两数据输入主从型D触发器逻辑示意图；
[0020]图4为本实用新型工作状态时的时序图。
[0021]附图标记说明:PMl?PM14—第一PMOS管?第十四PMOS管，匪1~匪14—第一NMOS管?第十四NMOS管，D、DO—第一数据输入端，Dl —第二数据输入端，QN、Q—数据输出端，CK一时钟输入端，CKN—时钟的反相信号，S—数据选择控制输入端，SN—数据选择控制信号的反相信号。
【具体实施方式】
[0022]以下将结合附图对本实用新型的具体实施进行详细说明。
[0023]请参阅图2，图2为复用两数据输入主从型D触发器的示意图，包括:数据输入选择电路、主锁存电路和从锁存电路。
[0024]所述的数据输入选择电路由第一 PMOS管?第五PMOS管及第一匪OS管?第五NMOS管组成，其中第一PMOS管的栅极接数据选择控制信号，源极接电源，漏极接第三PMOS管的源极;第三PMOS管的栅极接第二数据输入端，漏极接第五PMOS管的源极;第二 PMOS管的栅极接第一数据输入端，源极接电源，漏极接第四PMOS管的源极;第四PMOS管的栅极接数据选择控制信号的反相信号，漏极接第五PMOS管的源极;第五PMOS管的栅极接时钟信号，漏极接第五NMOS管的漏极;第五NMOS管的栅极接时钟信号的反相信号，源极接第三NMOS管的漏极;第三WOS管的栅极接第二数据输入端，源极接第一匪OS管的漏极;第一匪OS管的栅极接数据选择控制信号的反相信号，源极接地;第四匪OS管的栅极接数据选择控制信号，漏极接第三匪OS管的漏极，源极接第二匪OS管的漏极；第二匪OS管的栅极接第一数据输入端，源极接地。
[0025]所述的主锁存电路由第六PMOS管?第八PMOS管及第六NMOS管?第八匪OS管组成，其中第六NMOS管的栅极接第八PMOS管的漏极，源极接电源，漏极接第七PMOS管的源极;第七PMOS管的栅极接时钟信号的反相信号，漏极接第五NMOS管的漏极;第七匪OS管的栅极接时钟信号，漏极接第五匪OS管的漏极，源极接第六匪OS管的漏极;第六匪OS管的栅极接第八PMOS管的漏极，源极接地;第八PMO