一种基于忆阻器与mos管的异或门逻辑电路的制作方法
【专利摘要】本实用新型涉及一种基于忆阻器与MOS管的异或门逻辑电路，包括第一忆阻器M1与第二忆阻器M2，第一忆阻器M1的负端作为第一输入端V1与第一PMOS管P1的源极连接，第二忆阻器M2的负端作为第二输入端V2与第二PMOS管P2的源极连接；还包括第一NMOS管N1与第二NMOS管N2，第一忆阻器M1的正端、第二忆阻器M2的正端、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1与第二NMOS管N2的栅极互相连接；第一PMOS管P1、第二PMOS管P2、第一NMOS管N1与第二NMOS管N2的漏极互相连接并作为输出端Vout，第一NMOS管N1的源极与第二NMOS管N2的源极相互连接且接地。本实用新型为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。
【专利说明】
一种基于忆阻器与MOS管的异或门逻辑电路
技术领域
[0001]本实用新型涉及一种基于忆阻器与M0S管的异或门逻辑电路。
【背景技术】
[0002] 异或门（X0R)是数字电路中的一种基本逻辑电路。当输入不同时，输出为高电平； 当输入相同时，输出低电平。异或门逻辑电路在数字系统中与其它逻辑相结合，共同完成复 杂的逻辑运算功能，如利用异或、与非、或非组合完成某种编解码功能等。传统的异或门逻 辑电路主要由多个M0S管组合而成，面积较大。同时，随着摩尔定律即将终结，M0S管尺寸很 难再减小，传统CMOS逻辑电路的面积不能继续相应的变小。随着新型微电子器件的出现，利 用新型纳米级器件和传统M0S器件结合研发高性能逻辑电路成为目前微电子技术发展的一 个重要研究方向。
【发明内容】
[0003] 本实用新型的目的在于提供一种基于忆阻器与M0S管的异或门逻辑电路，为忆阻 器在逻辑运算中可发挥的作用提供了一种新的思路。
[0004] 为实现上述目的本实用新型采用以下技术方案实现：一种基于忆阻器与M0S管的 异或门逻辑电路，其特征在于:包括第一忆阻器Ml与第二忆阻器M2,所述第一忆阻器Ml的负 端作为第一输入端VI与第一 PM0S管P1的源极连接，所述第二忆阻器M2的负端作为第二输入 端V2与第二PM0S管P2的源极连接;还包括第一匪0S管N1与第二NM0S管N2，第一忆阻器Ml的 正端、第二忆阻器M2的正端、第一PM0S管P1的栅极、第二PM0S管P2的栅极、第一匪0S管N1的 栅极与第二匪0S管N2的栅极互相连接;第一 PM0S管P1的漏极、第二PM0S管P2的漏极、第一 NM0S管N1的漏极与第二NM0S管N2的漏极互相连接并作为输出端Vout，所述第一 NM0S管N1的 源极与第二NM0S管N2的源极相互连接且接地。
[0005] 本实用新型与现有技术相比具有以下有益效果:本实用新型利用忆阻器的阻变规 律，结合M0S管搭建电路成功实现了异或逻辑功能;本实用新型的异或逻辑电路与传统M0S 管异或逻辑电路相比，具有电路简单、面积小、功耗低等优点。本实用新型为忆阻器在逻辑 运算中可发挥的作用提供了 一种新的思路，想法新颖，思路可行。
【附图说明】
[0006] 图1是忆阻器模型示意图。
[0007] 图2是忆阻器模型的阻值变化曲线图。
[0008] 图3是本实用新型的异或逻辑电路图。
[0009] 图4是本实用新型一实施例的异或逻辑仿真验证图。
【具体实施方式】
[0010] 下面结合附图及实施例对本实用新型做进一步说明。
[0011] 忆阻器某时刻的电阻与之前流过的电流有关，内部结构表现为掺杂区与非掺杂区 的比例决定当前的阻值，具体的阻值计算公式如下：
[0012] Rmem(t) = RonX+Rof f ( 1~X )
[0013] .\-=会￡[()，丨]
[0014] 其中，Rmem为忆阻器的阻值，x为t时刻忆阻器中掺杂区与非掺杂区边界的位置，如 图1所示，w为掺杂层即忆阻器中掺杂层Ti0 2-n的厚度，D为忆阻器中掺杂层Ti02-J^_掺杂层 Ti02的总厚度，UPRoff分别为忆阻器在开启状态即氧化物全为掺杂物Ti02-n和关断状态即 氧化物全为非掺杂物Ti0 2时的电阻。
[0015] 忆阻器中掺杂层与非掺杂层的边界移动速度与流过的电流亦有关系，因此可另表 示为：
[0016] x(t)=/ki(t)f(x)dt
[0017]
[0018] 其中：i (t)为t时刻流过忆阻器的电流;f (X)为窗函数;uv为掺杂物即忆阻器中掺 杂物Ti〇2-n的迀移率。
[0019 ] 忆阻器的记忆性通过τ i 02与T i 02-n之间的转换体现出来。在当电流正向流过忆阻 器时，氧原子由Ti〇2-n层漂移至Ti〇2层，使得一定厚度的Ti〇 2变化为Ti〇2-n。在这样的变化下， 忆阻器的导电性不断增强，电阻随之减小。而当电流负向流经忆阻器时，氧原子由Ti〇2漂移 至Ti〇 2-n，一定厚度的Ti〇2-n变化为Ti〇2,忆阻器的导电性不断减弱，电阻也随之增大。忆阻 器的阻值变化特性请参照图2,给忆阻器正端施加一激励Vin = 5sin(10t)(单位:V)，图中分 别显示了激励、流经忆阻器的电流、忆阻器电阻三个变量的变化过程。
[0020] 请参照图3,本实用新型提供一种基于忆阻器与M0S管的异或门逻辑电路:包括第 一忆阻器Ml与第二忆阻器M2,所述第一忆阻器Ml的负端作为第一输入端VI与第一PM0S管P1 的源极连接，所述第二忆阻器M2的负端作为第二输入端V2与第二PM0S管P2的源极连接;还 包括第一 NM0S管N1与第二NM0S管N2,第一忆阻器Ml的正端、第二忆阻器M2的正端、第一 PM0S 管P1的栅极、第二PM0S管P2的栅极、第一 NM0S管N1的栅极与第二匪0S管N2的栅极互相连接， 即图中的V3端；第一PM0S管P1的漏极、第二PM0S管P2的漏极、第一匪0S管N1的漏极与第二 NM0S管N2的漏极互相连接并作为输出端Vout，所述第一 NM0S管N1的源极与第二NM0S管N2的 源极相互连接且接地。
[0021] 当第一输入端VI为高电平，第二输入端V2为低电平时，产生的电流反向流过所述 第一忆阻器Ml，正向流过所述第二忆阻器M2,从而使第一忆阻器Ml的电阻逐渐增大至关断 状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，第一忆阻器Ml与第 二忆阻器M2的正端电压V3为低电平，第一 PM0S管P1导通，第一匪0S管N1、第二NM0S管N2与第 二PM0S管P2截止，输出端Vout为高电平；
[0022]当第一输入端VI为低电平，第二输入端V2为高电平时，产生的电流正向流过所述 第一忆阻器Ml，反向流过所述第二忆阻器M2,从而使第一忆阻器Ml的电阻逐渐减小至开启 状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，第一忆阻器Ml与第 二忆阻器M2的正端电压V3为低电平，第二PM0S管P2导通，第一匪0S管N1、第二NM0S管N2与第 一 PMOS管P1截止，输出端Vout为高电平；
[0023]当第一输入端VI与第二输入端V2同为高电平时，无电流流过所述第一忆阻器Ml与 第二忆阻器M2，第一 NM0S管N1与第二匪0S管N2导通，第一 PM0S管P1与第二PM0S管P2截止，输 出端Vout为低电平；
[0024] 当第一输入端VI与第二输入端V2同为低电平时，第一 NM0S管N1、第二NM0S管N2、第 一PM0S管P1与第二PM0S管P2均截止，输出端Vout为低电平。
[0025] 进一步的，所述第一忆阻器Ml与第二忆阻器M2的正端电压V3为
[0026]
[0027] 其中，V3为第一忆阻器Ml与第二忆阻器M2的正端电压，Ron为第一忆阻器Ml与第二 忆阻器M2开启状态时电阻，Roff为第一忆阻器Ml与第二忆阻器M2关断状态时电阻。
[0028]为进一步证明电路实现逻辑异或的正确性，本发明输入了两个脉冲波形仿真验证 了电路实现异或逻辑的功能，波形变化如图4所示，第一输入端VI、第二输入端V2均为Vpp = 5V，T= 100ms、占空比50%的方波，从图中可以看出，当第一输入端VI、第二输入端V2电平相 同时，输出Vout为低电平，当第一输入端VI、第二输入端V2电平不同时，输出Vout为高电平， 电路实现异或逻辑。本发明的逻辑电路的输出转换速度与忆阻器离子迀移率和氧化层厚度 有关，离子迀移率越大、氧化层厚度越小，转换速度越大。
[0029] 下表1所示为各器件的工作状态与输入结果：
[0030]
[0031]下表2所示为本实施仿真参数：
[0032]
[0033]以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均 等变化与修饰，皆应属本实用新型的涵盖范围。
【主权项】
1. 一种基于忆阻器与MOS管的异或门逻辑电路，其特征在于:包括第一忆阻器Ml与第二 忆阻器M2,所述第一忆阻器Ml的负端作为第一输入端VI与第一 PM0S管P1的源极连接，所述 第二忆阻器M2的负端作为第二输入端V2与第二PM0S管P2的源极连接;还包括第一 NM0S管N1 与第二NM0S管N2，第一忆阻器Ml的正端、第二忆阻器M2的正端、第一PM0S管P1的栅极、第二 PM0S管P2的栅极、第一匪0S管N1的栅极与第二NM0S管N2的栅极互相连接;第一PM0S管P1的 漏极、第二PM0S管P2的漏极、第一 NM0S管N1的漏极与第二NM0S管N2的漏极互相连接并作为 输出端Vout，所述第一 NM0S管N1的源极与第二NM0S管N2的源极相互连接且接地。
【文档编号】H03K19/21GK205622621SQ201620448036
【公开日】2016年10月5日
【申请日】2016年5月17日
【发明人】魏榕山, 李睿, 于静
【申请人】福州大学