专利名称：一级同步传输模块接口块的随路信令数据处理设备的制作方法
技术领域：
本发明涉及一种STM-1(一级同步传输模块)的接口块，具体地涉及能够有效处理CAS信令数据的CAS数据处理设备。
通常，通过2.048Mbps的T1/E1链路实现处理话音交换机的基站与基站连接。可是，由于需要大量电缆以便将多个T1/E1链路连接到各方交换机，T1/E1信号通过传输设备被多路复用/多路分解成为T3/STM-1信号然后发送/接收。
图1是方框图，表示常规交换机的第一连接结构。
交换机10、31通过63个E1链路各自连接到MUX/DEMUX11、12，而MUX/DEMUX11、12通过STM-1链路相互连接。交换机10输出的63个E1信号被多路复用成为MUX/DEMUX11中的STM-1信号然后发送给STM-1链路。MUX/DEMUX12将发送的STM-1信号多路分解成为63个E1信号并且将其输出到交换机13。因此，可以实现交换机10、13之间的E1基站通信。
交换机10、13各自包括16个E1接口板(未示出)，每个E1接口板处理针对4个E1链路的信号。当E1接口板以CAS(随路信令)方式工作时，它提供对每个信道(时隙)的CAS信令数据(此后称为信令数据)处理，链路报警功能和各种测试功能。
图2是方框图，表示应用于交换机第一连接结构上的常规E1接口板。
成帧器100-1到100-4从4个E1链路中分别提取信令数据，一个本地存储器(LM)101通过CPU102将成帧器100-1到100-4输出的信令数据临时存储。CPU102执行E1接口板的一般控制工作，读取存储在LM101中的信令数据，并将其重新格式化为报告数据。公共存储器(CM)103临时存储该报告数据，并且连接E1接口板与更高层处理器104。
参照附图将说明常规E1接口板的操作。
成帧器100-1到100-4针对4个E1链路分别执行接口操作并且从相应链路中提取信令数据流，由此将其存储在其寄存器中。一旦存储了信令数据流，CPU102将控制信号顺序地输出到成帧器100-1到100-4并且从每个成帧器100-1到100-4的寄存器读取信令数据流。因此，如图3A所示，从寄存器中读取一个链路即32个信道(时隙)的信令数据流，并且存储在LM101中。对4个E1链路重复上面的操作。
当完成信令数据流存储时，CPU102读取存储在LM101中的信令数据流，将其重新格式化为图3B所示的报告数据，并且存储在CM103中。上述操作以8毫秒实时周期进行，在8毫秒内必须完成4个链路的信令数据流处理。因此，更高层处理器104通过访问存储在CM103中的报告数据执行STM-1接口块的控制操作。
可是，在交换机的第一连接结构中，E1链路必须延伸到多路复用器11和多路分解器12，这引起费用增加和维护/维修困难。因此，为解决所述问题并且更有效地处理E1链路，一般使用图4中的交换机第二连接结构。
如图4所示，在交换机的常规第二连接结构中，包括在第一连接结构的发送部分中的MUX/DEMUX以交换机20、21替换。即交换机20、21包括用于物理接口的STM-1接口块30而该接口块30包括STM-1链路接口30-1，同步数字结构(SDH)30-2和E1处理单元30-3。
STM-1链路接口30-1发送和接收STM-1信号而SDH30-2通过根据ITU-T(国际电信联盟-电信)建议多路复用/多路分解E1信号构建STM-1信号。E1处理单元30-3与常规E1接口板相同地处理E1链路并且包括3个E1接口板，而每个接口板分别处理21个E1链路。
因此，STM-1接口块30的E1处理单元30-3执行各种功能，例如信令信号处理、报警、错误处理。在此，除了测试功能以外的操作将由E1处理单元30-3实时处理，上述功能必须根据系统(更高层处理器)请求在8毫秒周期内执行。
如上所述，适合于交换机第一连接结构的常规E1接口板只执行针对4个E1链路的处理。因此，在要处理的E1链路数量大量增加的情况下，E1接口板和CPU的数量也必须增加，由此引起电路构造困难。例如，在处理63个E1信号时，需要16个E1接口板和用于16个E1接口板的16个CPU。
另外，常规E1接口板只能够用于E1链路数量小的情况，换句话说，CPU负荷小的情况。因此在第二连接结构的STM-1接口块处理21个E1链路的情况下，常规E1接口板无法应用。换句话说，当E1链路已经增加时，信令数据的处理时间与链路数量成正比地增加，因此具有有限CPU速率的常规E1接口板不能够在8毫秒内处理信令数据。
而且为解决上述问题，可以使用高速CPU，但由于其价格昂贵而不够经济。
本发明的目的是提供一种STM-1接口块的CAS数据处理设备，能够通过硬件逻辑实时处理CAS信令数据。
本发明的另一个目的是提供一种STM-1接口块的CAS数据处理设备，能够通过减少CAS信令数据处理中CPU的负荷而利用低价CPU实现。
为实现上述目的，STM-1接口块的CAS数据处理单元包括多个成帧器，用于从多个E1链路中提取信令数据流；CPU，用于在CAS信令数据处理中输出开始信号；CAS信令处理单元，用于将多个成帧器输出的信令数据流重新格式化为报告数据；和公共存储器，用于存储CAS信令处理单元输出的报告数据。
图1是方框图，表示常规交换机的第一连接结构。
图2是方框图，表示应用于交换机第一连接结构的常规E1接口板。
图3是表示信令数据流格式和报告数据格式的图。
图4是方框图，表示常规交换机的第二连接结构。
图5是方框图，表示本发明的STM-1接口块的CAS数据处理设备的优选实施例。
图6是处理图5的信令数据流的输入-输出时序图。
现在参照附图描述本发明的优选实施例。
在图4所示的常规交换机第二连接结构中在E1处理单元内实现本发明的STM-1接口块的CAS数据处理设备。本发明可以通过利用附加的硬件逻辑处理CAS信令数据(此后称为信令数据)而减少CPU负荷并且实时处理信令数据。
图5表示本发明STM-1接口块的CAS数据处理设备的优选实施例，它包括多个成帧器200-1到200-21，一个LM(本地存储器)201，一个CPU202，一个CM(公共存储器)203和一个CAS信令处理单元204。
成帧器200-1到200-21执行E1链路接口，并且从二十一个E1链路中提取信令数据流。CPU202执行总控制工作，在信令数据处理中向CAS信令处理单元204输出一个开始脉冲。LM201是存储CPU202所处理数据的存储器，CM203是临时存储CAS信令处理单元204输出的报告数据的存储器。
CAS信令处理单元204包括流选择单元30，接收来自成帧器200-1到200-21的与系统时钟同步的信令数据流并将其顺序输出；信令处理单元31，临时存储该流选择单元30输出的比特流并且将其转换为报告格式；CPU接口32，连接CPU202与信令处理单元31；和地址发生单元33，根据信令处理单元31输出的地址递增信号产生CM203的读取地址。
现在参照
本发明STM-1接口块的CAS数据处理设备的工作。
成帧器200-1到200-21提取21个E1链路信令数据并且将其输出到CAS信令处理单元204，CPU202输出例如图6A的开始脉冲给CAS信令处理单元204的CPU接口。
接收到开始脉冲的CPU接口32通过向CPU201输出图6B所示的忙信号指示现在正处理信令数据，并且还启动流选择单元30，信令处理单元31和地址发生单元33，如图6C所示。在此，当产生忙信号时忽略CPU202的开始脉冲。流选择单元30从每个成帧器输入与系统时钟同步的21个信令数据流，并且输出第一链路信令数据流给信令处理单元31。
信令处理单元31在每4个时隙周期产生一个低电平CMPE(公共存储器处理启动信号)。如图6H、6J和6K所示，通过与CMPE信号同步，产生SDRE(信令数据锁存使能信号)、CMCS(公共存储器芯片选择信号)和CMWE(公共存储器写使能信号)。在此，CMCS和CMWE工作在CM203的写模式。
因此，如图6H所示SDRE为低电平时，信令处理单元31按照图6F所示的读取脉冲信号(MCLK)从信令数据流中读取每个信道(时隙)的数据，并且临时将其存储在内部电路中。例如，如图6G所示，信令处理单元31读取并且存储时隙#0的数据“0000”。在此，读取脉冲信号(MCLK)是系统时钟信号二分频后的信号，其周期与一个时隙的间隔相同。
当完成4个信道(时隙)读取时，信令处理单元31将所存储的信令数据重新格式化为例如图6L的报告数据并且输出给CM203，和向地址发生单元33输出地址递增信号。在此，无论何时根据信令处理单元31输出的地址递增信号完成了CM访问，地址发生单元33递增CM203的写地址。因此，例如图6L的信令处理单元31输出的报告数据根据地址发生单元33输出的写地址被存储在CM203中。
如果完成了一个链路(32个信道)的信令数据处理，信令处理单元31根据图6M所示的LNIE(链路号递增使能)输出图6N所示的LNIS(链路号递增信号)给流选择单元30，由此接收来自流选择单元30的第二链路信令数据流。
当以相同方式完成21个链路的信令数据处理时，CPU接口32释放忙信号并且等待下一个开始信号输入。因此，更高层处理器205访问CM203中存储的报告数据并控制STM-1接口块。在此，处理21个E1链路所需要的时间最多为2.75毫秒。
另外，在本发明中，流选择单元30和信令处理单元31可以合并成为CAS信令处理单元，而地址发生单元33可以由CM接口替代，因为它表现出相同操作和效果。本发明能够应用于例如E3或T3的处理大量CAS信令数据的高速系统的干线连接板，并且它表现出相同的操作和效果。
由于本发明可以在不脱离其精神和必要特征情况下以几种形式实施，也应当理解除非特别指出，上述实施例不受前面说明书中的任何细节限制而应在权利要求书所限定精神和范围内广义地理解。
如上所述，本发明的STM-1接口块的CAS数据处理设备能够在一定时间内(8毫秒)有效地处理CAS信令数据，尽管E1链路的数量增加。并且CPU只产生CAS信令数据中的开始信号，因此其能够充分执行其它工作。
本发明的STM-1接口块的CAS数据处理设备能够通过利用单独硬件逻辑处理CAS信令数据而极大地减少CPU负荷。因此有可能利用低速CPU构成该系统，因此可以降低制造成本。
权利要求
1．一种STM-1接口块的CAS数据处理设备，包括多个成帧器，从E1链路中提取信令数据流；CPU，在CAS信令数据处理中输出一个开始信号；CAS信令处理单元，由该开始信号启动并且将从多个成帧器输入的信令数据流按照每个链路的顺序重新格式化成为报告数据；和CM(公共存储器)，存储CAS信令处理单元输出的报告数据。
2．根据权利要求1的CAS数据处理设备，其中CAS信令处理单元在CAS信令数据处理中向CPU输出一个忙信号。
3．根据权利要求2的CAS数据处理设备，其中在忙信号产生期间忽略CPU输出的开始信号。
4．根据权利要求1的CAS数据处理设备，其中CAS信令处理单元包括流选择单元，从多个成帧器输入与系统时钟同步的21个信令数据流并且将其顺序输出；信令处理单元，临时存储从流选择单元输出的比特流并且将其转换为报告格式；CPU接口，连接CPU和信令处理单元；和地址发生单元，根据从CAS信令处理单元输出的地址递增信号顺序地产生CM的写地址。
5．根据权利要求4的CAS数据处理设备，其中CAS信令处理单元根据读时钟信号读取信令数据流中的每4个时隙并且将其重新格式化成为报告数据。
6．根据权利要求5的CAS数据处理设备，其中读时钟信号的一个周期与一个时隙间隔相同。
7．根据权利要求4的CAS数据处理设备，其中CPU接口根据CPU输出的开始信号启动流输入单元、信令处理单元和地址发生单元并且向CPU输出忙信号，直到完成CAS信令数据处理。
8．根据权利要求4的CAS数据处理设备，其中当完成一个链路的处理时信令处理单元向流选择单元输出一个链路号递增信号，和为下个链路接收信令数据流。
9．根据权利要求4的CAS数据处理设备，其中无论何时完成CM访问，地址发生单元根据信令处理单元的控制递增CM的写地址。
10．STM-1接口块的CAS数据处理设备，包括多个成帧器，从多个E1链路中提取信令数据流；CPU，在信令数据处理中输出一个开始信号；信令处理单元，由该开始信号启动并且将从多个成帧器输入的信令数据流按照每个链路的顺序重新格式化成为报告数据；CPU接口，连接CPU和CAS信令处理单元；和CM接口，将CAS信令处理单元输出的报告数据传递给CM。
11．根据权利要求10的CAS数据处理设备，其中E1链路的数量是21，而CPU接口根据开始信号启动CAS信令处理单元。
12．根据权利要求10的CAS数据处理设备，其中在信令数据处理中CPU接口向CPU输出忙信号，并且在忙信号发生期间忽略CPU输出的开始信号。
13．根据权利要求10的CAS数据处理设备，其中CAS信令处理单元包括流选择单元，从多个成帧器输入与系统时钟同步的21个信令数据流并且将其顺序输出；信令处理单元，读取从流选择单元输入的信令数据流并且将其重新格式化为每四个时隙的报告数据。
14．根据权利要求13的CAS数据处理设备，其中读时钟信号的一个周期与一个时隙间隔相同。
15．根据权利要求13的CAS数据处理设备，其中无论何时完成CM访问，该CM接口根据CAS信令处理单元的地址递增信号递增CM的写地址。
16．一种STM-1接口块的CAS数据处理设备，包括多个成帧器，连接21个E1链路并且从E1链路中提取信令数据流；CPU，在CAS信令数据处理中输出一个开始信号；CAS信令处理单元，将多个成帧器输出的信令数据流按照每个链路的顺序重新格式化成为报告数据；公共存储器CM，存储CAS信令处理单元输出的报告数据；流选择单元，根据CAS信令处理单元输出的链路递增信号将所输入的信令数据流顺序输出；信令处理单元，读取流选择单元输出的比特流并且将其重新格式化为报告格式；CPU接口，连接CPU和信令处理单元；和地址发生单元，根据从CAS信令处理单元输出的地址递增信号顺序地产生CM的写地址。
17．根据权利要求16的CAS数据处理设备，其中在CAS信令数据处理中信令处理单元向CPU输出忙信号，并且在忙信号发生期间忽略开始信号。
18．根据权利要求16的CAS数据处理设备，其中CAS信令处理单元根据读时钟信号读取信令数据流中的每个信道数据并且当完成4个时隙读取时将其重新格式化成为报告数据。
19．根据权利要求18的CAS数据处理设备，其中读时钟信号的一个周期与一个时隙间隔相同。
20．根据权利要求16的CAS数据处理设备，其中当完成一个链路的处理时信令处理单元向流选择单元输出一个链路号递增信号，并输入下个链路的信令数据流。
全文摘要
本发明涉及能够实时处理CAS信令数据的STM—l接口块的CAS数据处理设备。STM—1接口块的CAS数据处理设备包括:多个成帧器,从El链路中提取信令数据流;CPU,在CAS信令数据处理中输出一个开始信号;CAS信令处理单元,由该开始信号启动并且将从多个成帧器输入的信令数据流按照每个链路的顺序重新格式化成为报告数据;和CM(公共存储器),存储CAS信令处理单元输出的报告数据。
文档编号H04J3/12GK1300166SQ00128229
公开日2001年6月20日 申请日期2000年12月18日 优先权日1999年12月16日
发明者李康泌 申请人:Lg电子株式会社