专利名称：多路数据分时处理方法
技术领域：
本发明涉及一种多路数据分时处理的方法。
背景技术：
根据3G25.211协议，在WCDMA反向随机接入信道中，随机接入发射的结构如图1所示，包括一个或多个长为4096码片的前缀和一个长为10ms或20ms的消息部分。
手机用户可以在每个接入时隙发射前缀，基站则在每个接入时隙，在小区范围内捕获前缀。前缀捕获的过程就是首先存储4096chips(码片)的前缀数据，前缀捕获处理是通过匹配滤波，得到是否有用户接入的信息，并计算出多径位置。
如果每个扇区分配一套捕获处理结构，在上述应用中，由于捕获处理需耗费很多的资源，而多个扇区分别使用一套此结构的话，势必耗费很多不必要的资源，使芯片的资源和面积增大，很难满足芯片对于面积的要求。
发明内容
本发明在于提供一种多路数据分时处理的方法，通过该方法在通信领域中实现多个扇区复用一套捕获处理结构。
本发明包括步骤在每一特定时段，由多个数据流存储装置分别对多路数据流进行接收和移位存储，在数据流存储装置中形成有效数据段；以及由一处理结构依次对每一数据流存储装置中同一特定时段的有效数据段进行处理。
根据上述方法
每一数据流存储装置在进行处理或等待处理时继续移位存储操作。
所述的多个数据流存储装置采用不同的数据位宽。
最先被处理的数据流存储装置的最小数据位宽根据特定时段内该路数据流的总比特位数确定，其余数据流存储装置的最小数据位宽根据特定时段内相应的一路数据流的总比特位数和其前一数据流存储装置处理的结束时间确定。
对数据流存储装置开始进行处理的时刻与该数据流存储装置将接收数据的第一个数据移位到存储装置最底端的时刻相同。
所述的数据流存储装置采用移位存储RAM。
所述的每一特定时段为基站的每一接入时隙；所述的多路数据流为多个扇区的用户发起的前缀数据流；对特定数据段进行处理是指对前缀数据的捕获处理。
所述的捕获处理包括步骤将前缀数据进行匹配滤波；根据匹配滤波结果判断是否有用户接入信息；以及对有用户接入的信息计算出多径位置。
本发明采用最小化的结构，来实现多个扇区的捕获处理功能，能有效地节约芯片的资源和面积，大幅度地降低成本。
图1为WCDMA中随机接入发射结构示意图；图2为数据流锁存装置的电路图；图3为数据流锁存装置完成一次移位的示意图；图4为三扇区捕获分时处理时序关系图；图5为图4中状态1时刻移位存储图；图6为图4中状态2时刻移位存储图；图7为图4中状态3时刻移位存储图；图8为图4中状态4时刻移位存储图。
具体实施例方式
本发明的方法是在每一特定时段，在每一特定时段，由多个数据流存储装置分别对多路数据流进行接收和移位存储，在数据流存储装置中形成有效数据段；以及由一处理结构依次对每一数据流存储装置中同一特定时段的有效数据段进行处理。每一数据流存储装置在进行处理或等待处理时继续移位存储操作。
本实施例以WCDMA中多扇区捕获分时处理为例对本发明进行详细说明具体到本实施例，实现的方法是在基站每一接入时隙，由多个数据流锁存装置分别对多个扇区的用户发起的前缀数据流进行接收和移位存储，在数据流存储装置中形成有效数据段；然后由一捕获处理机构依序对每一数据流锁存装置中的同一时隙内的前缀数据段进行捕获处理。每一数据流锁存装置在进行处理或等待处理时继续移位存储操作。
捕获处理包括步骤将前缀数据进行匹配滤波；根据匹配滤波结果判断是否有用户接入信息；以及对有用户接入的信息计算出多径位置。
参阅图2所示的数据流锁存装置，假设该RAM的数据输出端的位宽为m bit，将该RAM的数据输出端的(m-1)到1分别与RAM数据输入端的(m-2)到0相连，将新进入RAM的1 bit数据与RAM输入端的(m-1)bit相连。数据流的锁存过程如图3所示假设该RAM的存储深度为1，且该RAM中已经放入了m个数据，依次为Dm-1，......Du，Du-1，......D0。首先进行一个时钟周期的读操作，将RAM中存储的数据读出到DO口上，此时RAM的D1口上的数据为(1bit新数据Dm，DO[m-11])，再进行一个时钟周期的写操作，将D1口上的数据写入RAM中，此时RAM中存放的数据为Dm，......，Du+1，Du，......D1。
对于本实施例，假设使用一组深度N为1，数据位宽为m的移位存储RAM来实现4096chip(码片)前缀数据的存储，该组移位存储RAM用2个主时钟完成一次数据的读写，即实现一次数据移位，参阅图3。
下面结合图4至图8以三扇区的捕获分时处理为例，介绍如何利用移位存储RAM的特点，来实现分时处理。
首先看三扇区分时进行捕获处理的时序关系图，如图4。三扇区进行捕获处理的顺序为扇区0，扇区1，扇区2。且三个扇区都是先进行4096chip的移位存储后，才开始进行或等待进行捕获处理的，这为分时处理提供了可行性。三个扇区均是在时隙同步信号到来后，开始存储4096chip(码片)的数据，扇区0存储4096chip数据后，立刻开始进行捕获处理，其捕获处理的时间为T1，当扇区0进行捕获处理的同时，扇区1和扇区2进入等待状态，当扇区0捕获完成后，扇区1立刻启动捕获过程，扇区1捕获处理时间为(T2-T1)，扇区2在等待了T2时间后，开始进行捕获处理。无论三个扇区正处在捕获处理状态，或等待捕获处理的状态，RAM的移位存储一直都在进行着，以保证扇区1在捕获处理过程中第二个时隙同步信号到来，不会影响第二个时隙的数据存储，扇区2在存储时隙2的数据的同时处理时隙1的捕获，不会影响时隙2的数据存储。
由于流过移位RAM的数据量＝时间×数据流的速率(用v表示)，由此公式计算，扇区1在等待的时间内，数据流过了T1×v＝M个bit，扇区2流过了T2×v＝N个bit。假设4096码片数据的总bit数为L，而一个时隙能够流过的总bit数为S，根据图3的时序关系，L+M＜S，L+N＞S。
假设用图3所示的RAM的地址范围为1的移位存储RAM来存储数据，则三个扇区的移位存储RAM的移位存储过程由图5、图6、图7和图8所示的状态来表示。描述的几个状态的时间点如图3所示。
参考图5，首先是状态1，它是三个扇区的时隙同步信号到来的时刻，假设此前RAM为空，下一动作就是对三个扇区的时隙1的第1个数据进行存储，其中三个扇区移位存储RAM的深度分别为L，L+M，L+N。
在状态1后，三个扇区的移位存储RAM开始存储4096码片(共Lbit)的数据，直到状态2，如图6。此刻三个扇区的L个数据均已存储完成，扇区0的捕获处理开始启动了，而扇区1和扇区2的RAM还有一部分是空的。下一时刻，三个扇区均会有新的数据存入RAM，扇区0的新数据会参与捕获处理，直到捕获结束。捕获结束后新的时隙同步信号到来之前，扇区0的RAM存储的数据为无效数据，但移位存储一直都在进行中。
状态2经过了T1时间后，进入了状态3，如图7。在该状态，扇区0的捕获处理已结束，三个扇区的顶端都已填充了M个数据，扇区1的捕获处理开始启动了。此时，扇区1的数据D0，已经下沉到RAM的最底端，扇区1捕获处理时，采用数据抽头的方式，只抽取扇区1的RAM读出数据的低L位数据来处理，高位数据不使用。扇区2的有效数据，也已下沉到RAM的中间位置，下面还有(N1-M1)的空间是空的。在状态2和状态3之间的时间，扇区0一边在进行着移位存储，使捕获处理所需的数据保存下来，一边进行着捕获处理操作，而扇区1和扇区2由于要等待扇区0的捕获处理结束，又要存储新进来的数据，因此只有加宽RAM的宽度，保存更多的数据，并一点一点的将保存的数据进行移位存储。
状态3又经过了T2-T1的时间，扇区1的捕获处理完成了，进入了状态4，如图8，此时扇区2的数据D0已经下沉到RAM的最底端，开始进入扇区2的捕获处理了，扇区2捕获时和扇区1一样采用数据抽头方式，每次只需读出扇区2的RAM低位的Lbit数据进行处理，上面的Nbit数据不使用。由于L+N＞S，在三个扇区RAM的顶端，都存入了一些时隙2的数据，对于扇区2来说，一边它在进行着时隙1的捕获处理，一边时隙2的数据也在源源不断的存入RAM中，因此虽然它的捕获处理时间已进入了时隙2，但它不会影响时隙2正常的移位存储。对于扇区0的RAM来说，当时隙2的第1个数据D0移到了RAM的底端时，又开始了下一轮的扇区0的捕获处理，其它扇区也和扇区0同。
由上述的RAM移位存储的状态图可知，本发明利用了移位存储RAM特点，以增大了有限的RAM存储空间为代价，换得了三个扇区分时复用同一套捕获处理结构。对于扇区0来说，由于它的捕获处理总是最先进行，不需等待，因此其RAM的输出数据位宽就为4096码片(即Lbit)，即当它的RAM中填满Lbit的有效数据后，即开始进行捕获处理。对于扇区1，由于它必须每次都等到扇区0的捕获处理结束后才可以进行捕获处理，虽然它的有效数据到达时刻和扇区0的相同；又由时序图2可以看出，扇区1进行时隙1的捕获处理的过程中，时隙2的新数据已经到来了；为了不丢失新的数据，同时也为了等待扇区0的捕获处理，将RAM的输出数据位宽定为L+M，将RAM中的数据进行移位处理，这样时隙1的第1个数据移至RAM的最底端的时间，同扇区0捕获处理所花费的时间相同，即它在移位的过程中也完成了等待。由于其在捕获过程中，还在不停的存储新的数据，这也保证了时隙2存储数据的完整性。扇区2的情况和扇区1基本相同，只不过，扇区2的时序更加恶劣，它必须要等待扇区0和扇区1的捕获均处理完成后，才可以开始进行处理，因此其RAM的数据位宽要求更宽，为(L+N)bit，且当它进行捕获处理时，已完全处在时隙2的时间段，但和扇区1一样，利用移位RAM的存储结构，同样可以保证它的正常运行。
本发明的最佳实施例已被阐明，而本发明并不仅限于此，它适用于其它需要先对各路数据进行移位存储，再进行分时处理的应用中。
权利要求
1.一种多路数据分时处理方法，其特征在于包括下述步骤在每一特定时段，由多个数据流存储装置分别对多路数据流进行接收和移位存储，在数据流存储装置中形成有效数据段；以及由一处理结构依次对每一数据流存储装置中同一特定时段的有效数据段进行处理。
2.如权利要求1所述的方法，其特征在于所述的每一数据流存储装置在进行处理或等待处理时继续移位存储操作。
3.如权利要求1所述的方法，其特征在于所述的多个数据流存储装置采用不同的数据位宽。
4.如权利要求3所述的方法，其特征在于最先被处理的数据流存储装置的最小数据位宽根据特定时段内该路数据流的总比特位数确定，其余数据流存储装置的最小数据位宽根据特定时段内相应的一路数据流的总比特位数和其前一数据流存储装置处理的结束时间确定。
5.如权利要求1所述的方法，其特征在于对数据流存储装置开始进行处理的时刻与该数据流存储装置将接收数据中的第一个数据移位到存储装置最底端的时刻相同。
6.如权利要求1至5之一所述的方法，其特征在于所述的数据流存储装置采用移位存储RAM。
7.如权利要求1至5之一所述的方法，其特征在于所述每一特定时段为基站的每一接入时隙；所述的多路数据流为多个扇区的用户发起的前缀数据流；对特定数据段进行处理是指对前缀数据的捕获处理。
8.如权利要求7所述的方法，其特征在于所述的捕获处理包括步骤将前缀数据进行匹配滤波；根据匹配滤波结果判断是否有用户接入信息；以及对有用户接入的信息计算出多径位置。
全文摘要
本发明公开了一种多路数据分时处理方法，该方法为在每一特定时段，由多个数据流存储装置分别对多路数据流进行接收和移位存储，在数据流存储装置中形成有效数据段；以及由一处理结构依次对每一数据流存储装置中同一特定时段的有效数据段进行处理，并且每一数据流存储装置在进行处理或等待处理时继续移位存储操作。本发明可应用在通信领域中，采用最小化的结构来实现多个扇区的捕获处理功能，能够节约芯片的资源和面积，大幅度地降低成本。
文档编号H04L29/06GK1505295SQ0215343
公开日2004年6月16日 申请日期2002年11月27日 优先权日2002年11月27日
发明者陈广文, 彭晖 申请人:华为技术有限公司