多路音频数据采集方法和装置的制造方法
【技术领域】
[0001]本发明涉及音频技术领域，尤其涉及一种多路音频数据采集方法和装置。
【背景技术】
[0002]音频数据采集多要求支持多路麦克风(Micr0ph0ne，MIC)，单路集成电路内置音频总线(Inter-1C Sound，I2S)接口仅支持2路MIC，这就需要多路I2S接口。现有技术中，先设置I2S时钟，然后逐次配置各个I2S接口，最后从I2S接口依次采集数据，这就会造成采集的数据不同步。
【发明内容】
[0003]本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
[0004]为此，本发明的一个目的在于提出一种多路音频数据采集方法，该方法可以实现多路音频数据的同步采集。
[0005]本发明的另一个目的在于提出一种多路音频数据采集装置。
[0006]为达到上述目的，本发明第一方面实施例提出的多路音频数据采集方法，包括:设置音频数据分路，以及设置数据采集控制器；在所述音频数据分路以及所述数据采集控制器设置完成后，再设置系统时钟的处理电路，所述处理电路输出的时钟信号输入到所述音频数据分路；采用设置完成的系统时钟的处理电路，音频数据分路以及数据采集控制器，进行多路音频数据采集。
[0007]本发明第一方面实施例提出的多路音频数据采集方法，通过先设置音频数据分路以及数据采集控制器，再设置系统时钟的处理电路，可以保证各分路的时钟同步，进而实现多路音频数据的同步采集。
[0008]为达到上述目的，本发明第二方面实施例提出的多路音频数据采集装置，包括:第一设置模块，用于设置音频数据分路，以及设置数据采集控制器；第二设置模块，用于在所述音频数据分路以及所述数据采集控制器设置完成后，再设置系统时钟的处理电路，所述处理电路输出的时钟信号输入到所述音频数据分路；采集模块，用于采用设置完成的系统时钟的处理电路，音频数据分路以及数据采集控制器，进行多路音频数据采集。
[0009]本发明第二方面实施例提出的多路音频数据采集装置，通过先设置音频数据分路以及数据采集控制器，再设置系统时钟的处理电路，可以保证各分路的时钟同步，进而实现多路音频数据的同步采集。
[0010]本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
【附图说明】
[0011]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0012]图1是本发明一实施例提出的多路音频数据采集方法的流程示意图；
[0013]图2是本发明实施例中设置时钟信号时的系统结构示意图；
[0014]图3是本发明实施例中设置时钟信号的流程示意图；
[0015]图4是本发明实施例中设置数据采集信号时的系统结构示意图；
[0016]图5是本发明实施例中设置数据采集信号的流程示意图；
[0017]图6是本发明另一实施例提出的多路音频数据采集装置的结构示意图；
[0018]图7是本发明另一实施例提出的多路音频数据采集装置的结构示意图。
【具体实施方式】
[0019]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
[0020]图1是本发明一实施例提出的多路音频数据采集方法的流程示意图，该方法包括:
[0021]Sll:设置音频数据分路，以及设置数据采集控制器。
[0022]其中，音频数据分路可以具体是指I2S接口的数据分路。
[0023]数据采集时可以采用轮询、中断或者直接内存存取(Direct Memory Access,DMA)方式，本实施例中，采用DMS方式可以保证数据采集的及时性，采集过程中不会出现数据丢失。
[0024]相应的，数据采集控制器可以具体是DMA控制器。
[0025]本实施例中，可以通过设置实现各音频数据分路的时钟同步和数据同步。其中，时钟同步是数据同步的前提，只有采样时钟是同步的，数据同步才是有意义的。
[0026]S12:在所述音频数据分路以及所述数据采集控制器设置完成后，再设置系统时钟的处理电路，所述处理电路输出的时钟信号输入到所述音频数据分路。
[0027]其中，系统时钟的处理电路可以是倍频电路，相应的，音频数据分路包括:分频电路。
[0028]参见图2，在时钟同步设置时，涉及的模块可以包括倍频电路21和各音频数据分路22，本实施例中倍频电路21是锁相环(Phase Locked Loop，PLL)实现的，音频数据分路22是I2S接口的分路，I2S接口的分路中包括分频电路。系统时钟(CLK)经过PLL倍频后输出到各I2S接口的分路中，在I2S接口的分路中经过分频电路进行分频，产生用于音频数据采样的时钟信号，用于音频数据采样的时钟信号包括位时钟(BCK)和帧时钟(LRCK)。
[0029]参见图3，为了实现时钟同步，设置流程可以包括:
[0030]S31:先设置分频电路。
[0031]S32:在分频电路设置完成后，再设置PLL。
[0032]现有技术中，是先设置PLL，再依此设置每个I2S接口的时钟信号，由于设置完每个接口就可以输入相应的时钟信号，就会导致各I2S接口的时钟信号不同步。
[0033]而本实施例中，先设置I2S接口的分频电路，再设置PLL，由于设置I2S接口时，PLL还未设置就不会输入各接口的时钟信号，各接口的时钟信号就可以在PLL设置完成后同步输出，从而实现时钟同步。
[0034]具体的，本实施例中，首先计算I2S接口中的分频电路所需分频值，计算时需要根据PLL设置的值以及BCK、LRCK的计划频率进行反推，可以借助相应的工具进行设计；然后对各个I2S接口中的分频电路进行设置，最后对PLL进行设置。PLL的输出稳定后，BCK和LRCK输出的就是同步的时钟，同步精度可以达到5ns，可以满足绝大多数时钟同步的精度要求。
[0035]参见图4，在数据同步设置时，涉及的模块可以包括:各音频数据分路41，DMA控制器42和内存(mem0ry)43，每个音频数据分路可以包括数据转换模块，数据转换模块可以对输入数据(DIN)进行转换的，得到输出数据，并通过相应的通道(Channel)由DMA控制器进行控制，存入到内存中。
[0036]参见图5，为了实现数据同步，设置流程可以包括:
[0037]S51:先设置DMA控制器。
[0038]具体的，可以进行DMA控制器的初始化，例如，设置目的地址，中断处理程序，并对各个Channel进行设置。
[0039]S52:在DMA控制器设置完成后，再设置PLL。
[0040]在PLL设置完成后，PLL可以给各个I2S接口的分路提供时钟，I2S开始工作，并产生数据。
[0041]DMA控制器将四路I2S数据并行的传输到内存中，例如，先传输到缓冲区_0中，当缓冲区O满时由DMA切换到缓冲区_1，以此类推，实现乒乓操作。
[0042]传输到缓冲区中的数据就是经过时钟同步和数据同步的数据。
[0043]S13:采用设置完成的系统时钟的处理电路，音频数据分路以及数据采集控制器，进行多路音频数据采集。
[0044]通过先设置分频电路，DMA控制器，再设置PLL，可以实现时钟同步和数据同步，在数据采集时，可以由DMA控制器并行地将多路音频数据同步的传输到内存中。
[0045]本实施例中，通过先设置音频数据分路以及数据采集控制器，再设置系统时钟的处理电路，可以保证各分路的时钟同步，进而实现多路音频数据的同步采集。
[0046]图6是本发明另一实施例提出的多路音频数据采集装置的结构示意图，该装置60包括:第一设置模块61，第二设置模块62和采集模块63。
[0047]第一设置模块61，用于设置音频数据分路，以及设置数据采集控制器；
[0048]其中，音频数据分路可以具体是指I2S接口的数据分路。
[0049]数据采集时可以采用轮询、中断或者直接内存存取(Direct Memory Access,DMA)方式，本实施例中，采用DMS方式可以保证数据采集的及时性，采集过程中不会出现数据丢失。
[0050]相应的，数据采集控制器可以具体是DMA控制器。
[0051 ] 本实施例中，可以通过设置实现各音频数据分路的时钟同步和数据同步。其中，时钟同步是数据同步的前提，只有采样时钟是同步的，数据同步才是有意义的。
[0052]第二设置模块62，用于在所述音频数据分路以及所述数据采集控制器设置完成后，再设置系统时钟的处理电路，所述处理电路输出的时钟信号输入到所述音频数据分路；