专利名称：受控频率信号的制作方法
技术领域：
本发明涉及提供和接收受控频率信号的发射机和接收机以及包括此类发射机和接收机的系统。
背景技术：
符号间干扰(ISI)通过叠加不同频率的脉冲来降低信号的完整性。具有高频脉冲的数据模式易受ISI影响。当与较低频率脉冲叠加时，相对于较低频率脉冲，较高频率脉冲会有更大相移并有更多衰减，从而导致较高频率脉冲的损失。ISI引起的数据模式失真可能会导致错误。能发送现有信令中的未补偿的随机数据模式的频率可能会被ISI限制。
均衡化和奈奎斯特信令是已经提出的两种针对ISI的解决方案。均衡化是尝试在易受影响的数据模式中恢复较高频率脉冲的幅度的曲线拟合方案。它寻求预测丢失的数据，并通过在窄脉冲上对幅度进行预加强来恢复之。均衡化的缺点包括其最多是一个曲线拟合解决方案，该方案在数据的随机脉冲中调整较高频率脉冲的幅度以恢复任何所预测的幅度损失。所预测的损失是非常特定于系统和模式的，这样，对于所预测的数据模式及其所用于的每种定制系统都需要进行调谐。它易受未预测的数据模式和变化的系统传输函数的影响。这种解决方案的迭代性导致耗时的和特定于系统的实现方式，有可能永不收敛至最佳解决方案。
奈奎斯特信令是针对ISI的另一现有技术解决方案，其在时域内使用升余弦或者Sinc函数脉冲以克服ISI。在实际中，实现这些函数的复杂度过高。
在源同步信令中，从发射机将数据信号和一个或者多个相关时钟或者选通信号发送到接收机。接收电路使用所述时钟或者选通信号来确定对数据信号进行采样的时间。
在某些信令技术中，定时信息可以被内嵌在所发送的数据信号中，并可以通过状态机恢复。插值器从例如锁相环或者延迟锁定环接收多个时钟或者选通信号。所恢复的定时用于在由插值器接收的时钟或者选通信号当中或者之间进行选择，并将所选择的时钟或者选通信号提供给接收机以控制对输入数据信号的采样。在某些实施方式中，在数据信号中提供训练信息以在实际数据被发送前得到合适的采样定时。可以不时地提供训练信息以保持采样定时。在其它实施方式中，不使用训练信息，采样定时从先前时间的数据信号产生。有多种技术用于嵌入定时信息。8B/10B技术是一种熟知的技术。
信号的传输可以是多点式(一个发射机至多个接收机)或是点对点(一个发射机至一个接收机)的。所述传输可以是单向、顺序双向、或者同时双向的。
导线上信号的噪声可能会导致信号受损。一种减小噪声影响的技术是在两条电线上发送数据，然后，通过观察两个接收信号之间的差异而不是绝对值来抑制噪声。典型地，一条导线载送的信号是另一条导线的反相。
附图简述从下面给出的详细描述和本发明各实施例的附图可以更加完整地理解本发明，但是不应当将本发明限制在所述特定的实施例，其仅用于解释和理解。
图1是依照本发明某些实施例的系统的框图表示。
图2是依照本发明某些实施例的系统的框图表示。
图3是依照本发明某些实施例的图1中的发射机的框图表示。
图4是依照本发明某些实施例的图1中的发射机的框图表示。
图5是依照本发明某些实施例的图1中的发射机的框图表示。
图6是可以在本发明某些实施例中使用的Clk和Clk*信号及Vin和Vin*信号的图形表示。
图7是可以通过依照本发明某些实施例的各种编码方案产生的幅度编码的受控频率信号(CFS)和互补的幅度编码的受控频率信号(CCFS)的图形表示。
图8是依照本发明某些实施例的包括图1中的发射机、接收机、导线的系统的示意性框图表示。
图9是依照本发明某些实施例的图3和8中的编码受控频率输出电路的示意性框图表示。
图10是依照本发明某些实施例的图5中的编码受控频率输出电路的示意性框图表示。
图11是依照本发明某些实施例的图1中的接收机的示意性框图表示。
图12是依照本发明某些实施例的图1中的接收机的示意性框图表示。
图13是依照本发明某些实施例的可以用在图11和12的接收机中的电路的示意性框图表示。
图14是依照本发明某些实施例的可以用在图11和12的接收机中的电路的示意性框图表示。
图15是依照本发明某些实施例的图1中的接收机的示意性框图表示。
图16是依照本发明某些实施例的系统的示意性框图表示。
图17是依照本发明某些实施例的系统的示意性框图表示。
图18是依照本发明某些实施例的系统的示意性框图表示。
图19是依照本发明某些实施例的编码受控频率输出电路的示意性框图表示。
图20是用在本发明某些实施例中的用于产生Clk和Clk*信号的电路及用于产生Vin和Vin*信号的电路的示意性框图表示。
详细说明在某些实施例中，此处描述的本发明包括一个系统，该系统具有将数据信号编码为幅度编码的受控频率信号(CFS)的发射机。在某些实施例中，还产生互补的幅度编码的受控频率信号(CCFS)。CFS的电压是VCFS，CCFS的电压是VCCFS。
参照图1，系统10包括芯片或者部分芯片14，以及芯片或者部分芯片16。在14和16表示部分芯片的情况下，它们可以在同一个芯片中。发射机20...22表示N个发射机，导线24A、24B...26A、26B表示N套双导线，接收机28...30表示N个接收机。发射机20...22在导线24A、24B...26A、26B上向接收机28...30提供CFS和CCFS。发射机40...42表示M个发射机，导线44A、44B...46A、46B表示M套双导线，接收机48...50表示M个接收机。M可以是与N相同的数字或者不同的数字。发射机40...42在导线44A、44B...46A、46B上向接收机48...50提供CFS和CCFS。发射机和接收机能以各组发射机和接收机对来处理。
在图1中，导线24A、24B...26A、26B和44A、44B...46A、46B被表示为单向发送信号。作为选择，也可使用双向导线。例如，在图2中，系统60包括芯片或者部分芯片64，以及芯片或者部分芯片66，其中发射机/接收机70...72通过双向导线74A、74B...76A、76B与发射机/接收机78...80相耦合。传输可能是顺序双向或者同时双向的。
1.发射机有多种方法可以构造图1和2中的发射机。例如，图3-5例示了发射机20(同样在图1中示出)的不同实施例。在图3-5中，发射机20包括用于在导线24A上产生CFS的第一编码受控频率输出电路90和用于在导线24B上产生CCFS的第二编码受控频率输出电路94。编码受控频率输出电路90和94各接收至少一个时钟信号和至少一个输入信号。哪个信号被称为CFS和哪个信号被称为CCFS在某种程度上是任意的。但是，接收机应该适当地为CFS和CCFS定路线(route)以得到所希望的极性。
导线102载送时钟信号(Clk)，导线104载送Clk的反相(Clk*)，导线106载送输入信号(Vin)，导线108载送反相输入信号(Vin*)。可以看到，在图3中，编码受控频率输出电路90接收Clk和Vin*信号，而编码受控频率输出电路94接收Clk和Vin信号。在图4中，编码受控频率输出电路90接收Clk和Vin*信号，而编码受控频率输出电路94接收Clk*和Vin*信号。在图5中，编码受控频率输出电路90接收Clk、Vin和Vin*信号，而编码受控频率输出电路94接收Clk*、Vin和Vin*信号。当然，这些只是例子，且当对发射机20或接收机28进行修改时，图3-5的发射机20可以接收时钟和输入信号的不同极性。
图6图示了在时间t0...t8上的Clk、Clk*、Vin和Vin*的代表性例子。但是，Clk、Clk*、Vin和Vin*的形状可以与图示有些许不同。例如，它们可以在形状上更象正弦或者在形状上更象方波。在图6的特定例子中，在t0...t8时间段中的Vin的状态是00111010。
存在多种可以与CFS和CCFS一起使用的编码技术。这些编码技术的例子包括同相位编码(″In Phase Encoding″)、功率平衡幅度编码(″Power BalancedEncoding″)和偏置平衡幅度编码(″Offset Balanced Encoding″)。在图7中，在t0+X...t8+X时间段上图解了响应于图6中Clk、Clk*、Vin和Vin*信号中的三个或者四个的所述三种编码技术的例子。还显示了时间t0...t8上的Vin的状态。VDD是电源电压，VSS是地参考电压。在该系统中，可以有其它电源电压和地参考电压。
图7中，用于同相位编码的CFS和CCFS由图3中的发射机20提供。CCFS用虚线表示。在图7的例子中，对于同相位编码，在某一特定的采样时间处，如果CCFS＞CFS，则CFS和CCFS表示逻辑0(低)电压，如果CFS＞CCFS，则表示逻辑1(高)电压。也可使用其它方法确定CFS和CCFS所表示的逻辑值。对于图7中的每种编码，在特定的信号中逻辑0或者逻辑1电压的选择是任意的，只要具有一致性并且相反逻辑值(反相)本来能够被选择即可。此处描述了高有效(asserted high)逻辑，但是也可使用低有效(asserted low)逻辑。
在图7，用于功率平衡编码的CFS和CCFS由图4中的发射机20提供。在图7的例子中，对于功率平衡编码，当CFS和CCFS的平均值小于VDD/2时，CFS和CCFS表示逻辑0电压；当其平均值大于VDD/2时，表示逻辑1电压。可以使用其它方法来确定CFS和CCFS所表示的逻辑值。
在图7中，用于偏置平衡编码的CFS和CCFS由图5的发射机20提供。在图7的例子中，对于偏置平衡编码，当CFS和CCFS在高低阈值之间时，CFS和CCFS表示逻辑0电压，当CFS和CCFS在高低阈值之外时，表示逻辑1电压。可以使用其它方法来确定CFS和CCFS所表示的逻辑值。
在图7中，哪些信号被标记为CFS和哪些信号被标记为CCFS是任意的，虽然对于信号的定路线和电路可能会随着选择而变化。
图8图解了关于图3中的发射机20(用于同相位编码)和接收机28(用于解码利用同相位编码进行编码的信号)的某些实施例的附加细节。本发明不受这些细节限制。编码受控频率输出电路90和94可以用于功率平衡编码，但是和图4所示具有不同的输入。编码受控频率输出电路90在导线102和108上接收Clk和Vin*信号，编码受控频率输出电路94在导线102和106上接收Clk和Vin信号。在图8的例子中，编码受控频率输出电路90和94是相同的，但是它们可以不同。它们相同时的一个优点是导致CFS和CCFS之间具有更紧密的定时容限(timing tolerance)。Clk信号由幅度编码器150和170以及反相器156和176接收。向受控频率驱动器158和178分别提供来自反相器156和176的反相时钟信号。幅度编码器150和170向幅度驱动器154和174分别提供信号，这样，幅度驱动器154和174以及受控频率驱动器158和178的组合在导线24A上提供所希望的CFS，并在导线24B上提供CCFS。在图9和10中提供了幅度编码器150和170的例子。接收机将在下个部分讨论。
图9提供了图3中的编码受控频率输出电路90的某些实施例的附加细节。本发明不受这些细节限制。幅度编码器150包括或非(NOR)门210和与非(NAND)门212，其中每个都接收Clk和Vin*。在图9的例子中，幅度驱动器154包括第一编码驱动器202和第二编码驱动器204。受控频率驱动器158与第一和第二编码驱动器202和204接收阻抗控制信号以产生3rO的输出阻抗，其中rO是导线24A的特性阻抗。还示出了一个使能信号。阻抗信号和使能信号不是必须的。当到驱动器158的输入是逻辑1电压时，它设法将其输出(与导线24A相耦合)拉至其电源电压VDD。当到驱动器158的输入是逻辑0电压时，其设法将其输出拉至地电压VSS。同样，当第一和第二编码驱动器202和204的输入是逻辑1电压时，它们设法将其各自输出拉至VDD，而当所述输入是逻辑0电压时，它们设法将其输出拉至VSS。
因此，CFS的电压是到驱动器158、202和204的输入的函数。例如，如果到158、202和204的输入每个都是逻辑1电压，则每个驱动器158、202和204都被拉至VDD，并且导线24A上的CFS被拉至VDD。同样，如果所述每个输入都是逻辑0电压，则CFS被拉至VSS。当到驱动器158、202和204的输入中有一个是逻辑1电压而有两个输入是逻辑0电压时，则CFS被拉至1/3VDD。当到驱动器158、202和204的输入中有两个是逻辑1电压而有一个输入是逻辑0电压时，则CCFS被拉至2/3VDD。(本发明不受这些细节限制。例如，驱动器158、202和204可以对输入值进行反相。)表1显示作为Clk和Vin的函数的或非门210和与非门212的输出。门210和212的输出分别是驱动器202和204的输入。该表同样也显示了反相器156的输出(它是驱动器158的输入)以及作为驱动器158与第一和第二编码驱动器202和204的输出的函数的CFS的值。
表1当然，全高电压信号不必严格地处于VDD，中等低电压信号不必严格地处于1/3 VDD，中等高电压信号不必严格的处于2/3 VDD，全低信号不必严格的处于VSS。
除了不同的输入之外，图4中的发射机20可以与图3中的相同。作为选择，图5中的发射机20可以与图4中的有些不同。
图10显示用于图5的编码受控频率输出电路94的一个例子。编码受控频率输出电路90可以和图5所示相同，只是有不同的输入信号。在图10中，除了所示的不同输入信号之外，幅度编码器170和图9中的幅度编码器150相同。幅度驱动器174和幅度驱动器154相同，但是也可以不同。受控频率驱动器178和受控频率驱动器158相同，但是也可以不同。
CFS和CCFS的组合通过低效噪声和方便解码而允许在数据传输的较高频率处实现良好的信号完整性。所述信号自身也具有某种抗扰性(针对ISI)。仅作一例，幅度编码的受控频率的数学模型在等式(1)中提供，其显示了如下的傅立叶变换s(t)＝(B+E·m[trunc(t/2ω0)])cosω0t+VDD/2S(ω)＝(B+α·E)δ(ω0)+C (1)其中，t是时间，s(t)是时域中的函数，ω是频率，ω0是控制频率(数据被编码的频率)，m是编码的数字值的阵列(包含数据模式)，B是用于基的常数值，E是用于编码高的常数值，VDD是电源电压，S(ω)是频域中的函数，α是m中1和0的比例，δ(ω0)是冲击函数，C是DC偏置常量。频域中的冲击函数(其具有编码在其上的数据)带来消除或者充分地减小ISI的好处，因为所有或者几乎所有的信号能量都被限制到单一频率。本发明不受等式(1)的细节限制。
2.接收机图1中的接收机28...30和48...50以及图2中的收发信机/接收机70...72和78...80的接收机部件可以以多种设计来构造。图8显示了该接收机的某些实施例的概括的框图表示，但是本发明不受这些细节限制。参照图8，接收机28包括幅度编码的受控频率(MECF)解码器184，其在一个时延之后产生与输入信号(Vin)具有相同逻辑值的异步解码输出信号(Vout)(或者，如果希望的话，则输出信号Vout可以是输入信号Vin的反相)。例如，响应于图6的Vin，Vout将会是00111010。时钟导出电路188产生与CFS和CCFS有相同频率、相同相位的导出时钟信号。同步电路190使用该导出时钟信号来将异步的Vout信号与系统时钟同步(该系统时钟是包括接收机28的芯片或者部分芯片的系统时钟)，以产生经同步的解码输出信号(Vout)信号。(在某些实施例中，并不使用时钟导出电路188与同步电路190。)时钟导出电路188也可以提供导出时钟*信号，其是导出时钟信号的反相(例如，图6中的Clk和Clk*是反相的)。在某些实施例中，同步电路190使用导出时钟信号和导出时钟*信号，而在某些实施例中，只使用导出时钟信号或者导出时钟*信号。MECF解码器184可以产生异步解码*输出信号(Vout*)。在某些实施例中，同步电路190接收Vout和Vout*，而在其它实施例中，它只接收Vout或者只接收Vout*。在某些实施例中，同步电路190产生经同步的解码输出信号(Vout)和经同步的解码*输出信号(Vout*)，Vout*是Vout的反相。在其它实施例中，同步电路190只产生经同步的Vout或者只产生经同步的Vout*。
图11、12和15提供接收机28的例子。图13和14提供可以在图11和12的例子中使用的电路。本发明不受这些细节限制。
a.用于解码由同相位编码和功率平衡编码产生的CFS和CCFS的接收机图11提供在同相位编码被用于产生CFS和CCFS的情况下使用的接收机28的例子。在图11的例子中，MECF解码器184是提供异步Vout信号的比较器。在所图解的例子中，当VCCFS＞VCFS时，异步Vout信号有逻辑0电压，而当VCFS＞VCCFS时，异步Vout信号具有逻辑1电压。(根据实施方式，反相可能为真。)可以使用更加精细的电路以用于MECF解码器。在图11中，同步电路190提供经同步的Vout信号和经同步的Vout*信号。在其它实施例中，它可能只提供经同步的Vout或者经同步的Vout*。可以使用各种电路以使时钟导出电路188从CFS和CCFS中产生导出时钟信号和导出时钟*信号。在图13和14中，提供时钟导出电路188的例子。
图12提供在功率平衡编码被用于产生CFS和CCFS的情况下使用的接收机28的例子。在图12的例子中，时钟导出电路188包括两个比较器188-1和188-2，以产生导出时钟信号和导出时钟*信号，它们被同步电路190接收。作为选择，只有导出时钟信号或者只有导出时钟*信号可以被同步电路190接收。在其它实施例中，同步电路190可以提供经同步的Vout信号和经同步的Vout*信号，或者只提供经同步的Vout*信号。可以使用各种电路以使MECF解码电路184产生异步Vout信号(以及异步Vout*，如果产生的话)。在图13和14中提供MECF解码器184的例子。
图13图解可以用于图11中的时钟导出电路188或者图12中的MECF解码器184的电路。在图13的例子中，运算放大器234和236的正输入端分别接收CFS和CCFS。放大器234和236的输出端分别被耦合至节点N1和N3。运算放大器234和236的负输入端被耦合至接节点N2。
导线24A和24B上的电压摆幅不必和接收机28中的电压摆幅相等。为了讨论方便，导线24A和24B上的电源电压和地电压被称为Vdd和Vss(参见图7)，接收机28中的电源电压和地电压被称为VDD和VSS。发射机20和接收机28中的电源电压和地电压可以相同也可以不同。
平均电路240由放大器234和236、节点N1、N2和N3以及阻值均为R1的电阻238和240组成。电阻238和240中的每一个都可以由例如N型场效应晶体管(NFET)和p型场效应晶体管(PFET)(例如图14中的晶体管T11和T13)形成。所述晶体管可以是金属氧化物半导体(MOS)类型。节点N1、N2、N3和N4的电压分别被称为VN1、VN2、VN3和VN4。VN2基本上是VCFS和VCCFS的平均，即(VCFS+VCCFS)/2。VN1基本上是Ad(VCFS-VCCFS)/2，VN3基本上是Ad(VCCFS-VCFS)/2，其中，Ad分别是运算放大器234和236的增益。
在本文中，术语“反相”用在Clk和Clk*逻辑反相、Vin和Vin*逻辑反相以及Vout和Vout*逻辑反相的上下文中。在该上下文中，反相指的是如果Clk是逻辑0电压，那么Clk*是逻辑1电压，以及如果Clk是逻辑1电压，那么Clk*是逻辑0电压。(当然，逻辑0电压不必处于VSS，逻辑1电压不必处于VDD)。Vin和Vin*以及Vout和Vout*是同样的情形。
参考反相电路244在节点N4上提供VN2的参考反相。参考反相电路244包括第一反相器(其包括PFET T2和NFET T3)，第二反相器(其包括PFET T6和NFET T7)，以及使能晶体管T1、T4、T5和T8。用于VN2和VN4的术语“参考反相”比术语“反相”略为宽松一点，因为VN2和VN4不必是常规的逻辑0或1电压(虽然，它们可以是常规的逻辑0或1电压)。有了参考反相，VN2和VN4在参考电压的相对侧。例如，在操作中，如果VN2大于参考电压，那么VN4小于参考电压，如果VN2小于参考电压，那么VN4大于参考电压。参考电压的精确值并不重要，并且不必只有单一参考电压。参考电压可以是窄的电压带，其边界可随时间变化。
在同相位编码情况下，图13是图11的时钟导出电路188。当CFS和CCFS信号如图7所示变化时，比较器246和248的导出时钟信号和导出时钟*信号翻转。如果VCFS是2/3Vdd且VCCFS是Vdd(参见图7中t0+X至t1+X之间)，那么VN2接近Vdd(大约5/6Vdd)且VN1＜VN3。在VN1＜VN3的情况下，使能晶体管T1和T4导通，使能晶体管T5和T8关闭。(当说到晶体管导通或者关闭时，可能意味着晶体管完全导通或关闭，或者充分地导通或关闭。可以设置晶体管的阈值电压以提供想要的导通或关闭水平。)在T1和T4导通的情况下，具有T2和T3的反相器被启用，在T5和T8关闭的情况下，具有T6和T7的反相器被禁用。因为VN2接近Vdd、T2关闭且T3导通，所以VN4被拉向VSS，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vdd且VN4处于或者接近VSS的情况下，比较器246提供逻辑0电压输出，比较器248提供逻辑1电压输出。应当注意，这与图6中在t0和t1之间的Clk和Clk*的状态相匹配。如上所述，可以选择包括比较器246和248。
如果VCFS是Vss且VCCFS是1/3Vdd(参见图7中t1+X与t2+X之间)，那么VN2接近Vss(1/6Vdd)且VN1＜VN3。在VN1＜VN3的情况下，使能晶体管T1和T4导通，且使能晶体管T5和T8关闭。因此，具有T2和T3的反相器被启用，而具有T6和T7的反相器被禁用。因为VN2接近Vss、T2导通且T3关闭，所以VN4被拉向VDD，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vss且VN4处于或者接近VDD的情况下，比较器246提供逻辑1电压输出，比较器248提供逻辑0电压输出。应当注意，这与图6中在t1和t2之间的Clk和Clk*状态相匹配。
如果VCFS是Vdd且VCCFS是2/3Vdd(参见图7中t2+X和t3+X之间)，则VN2接近Vdd(5/6Vdd)且VN1＞VN3。在VN1＞VN3的情况下，使能晶体管T1和T4关闭且使能晶体管T5和T8导通。因此，具有T2和T3的反相器被禁用，而具有T6和T7的反相器被启用。因为VN2接近Vdd、T6关闭且T7导通，所以VN4被拉向VSS，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vdd且VN4处于或者接近VSS的情况下，比较器246提供逻辑0电压输出，而比较器248提供逻辑1电压输出。应当注意，这与图6中在t2和t3之间的Clk和Clk*的状态相匹配。
如果VCFS是1/3Vdd且VCCFS是Vss(参见图7中t3+X和t4+X之间)，则VN2接近Vss(1/6Vdd)且VN1＞VN3。在VN1＞VN3的情况下，使能晶体管T1和T4关闭，且使能晶体管T5和T8导通。因此，具有T2和T3的反相器被禁用，而具有T6和T7的反相器被启用。因为VN2接近Vss、T6导通且T7关闭，所以VN4被拉向VDD，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vss且VN4处于或者接近VDD的情况下，比较器246提供逻辑1电压输出，而比较器248提供逻辑0电压输出。应当注意，这与图6中在t3和t4之间的Clk和Clk*的状态相匹配。
在功率平衡编码的情况下，图13是图12中的MECF解码器184。由比较器248输出的异步解码输出信号Vout的状态是CFS和CCFS的电压的函数。如果其被包括在内，则比较器246提供Vout*。如果VCFS是Vss且VCCFS是2/3Vdd(参见图7中t0+X和t1+X之间)，则VN2约是1/3Vdd且VN1＜VN3。在VN1＜VN3的情况下，使能晶体管T1和T4导通，且使能晶体管T5和T8关闭，这样只有具有T2和T3的反相器被启用。因为VN2是1/3Vdd、T2导通且T3关闭，所以VN4被拉向VDD，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vss且VN4处于或者接近VDD的情况下，比较器246为Vout*提供逻辑1电压输出，而比较器248为Vout提供逻辑0电压输出，这与图6中时间t0和t1之间的Vin相匹配。在某些实施例中，只包括比较器246；在某些实施例中，只包括比较器248；而在某些实施例中，包括比较器246和248。根据实现方式，同步电路190可能会反相MECF 184的输出。
如果VCFS是2/3Vdd且CCFS是Vss(参见图7中t1+X和t2+X之间)，则VN2约是1/3Vdd且VN1＞VN3。在VN1＞VN3的情况下，使能晶体管T1和T4关闭，且使能晶体管T5和T8导通，这样只有具有T6和T7的反相器被启用。因为VN2是1/3Vdd、T6导通且T7关闭，所以VN4被拉向VDD，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vss且VN4处于或者接近VDD的情况下，比较器246为Vout*提供逻辑1电压输出，而比较器248为Vout提供逻辑0电压输出，这与图6中时间t1和t2之间的Vin相匹配。
如果VCFS是1/3Vdd且CCFS是Vdd(参见图7中t2+X和t3+X之间)，则VN2约为2/3Vdd且VN1＜VN3。在VN1＜VN3的情况下，使能晶体管T1和T4导通，而使能晶体管T5和T8关闭，这样，只有具有T2和T3的反相器被启用。因为VN2是2/3Vdd、T2关闭且T3导通，所以VN4被拉向VSS，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vdd且VN4处于或者接近VSS的情况下，比较器246为Vout*提供逻辑0电压输出，而比较器248为Vout提供逻辑1电压输出，这与图6中时间t2和t3之间的Vin相匹配。
如果VCFS是Vdd且CCFS是1/3Vdd(参见图7中t3+X和t4+X之间)，那么VN2约是2/3Vdd且VN1＞VN3。在VN1＞VN3的情况下，使能晶体管T1和T4关闭，而使能晶体管T5和T8导通，这样，只有具有T6和T7的反相器被启用。因为VN2是2/3Vdd、T7导通且T6关闭，所以VN4被拉向VSS，使得VN4和VN2处于参考电压的相对侧。在VN2接近Vdd且VN4处于或者接近VSS的情况下，比较器246为Vout*提供逻辑0电压输出，而比较器248为Vout提供逻辑1电压输出，这与图6中时间t3和t4之间的Vin吻合。
每个晶体管的β(共发射极电路电流放大系数)可以都相同。但是，通过使晶体管T1、T4、T5和T8具有比反相器的晶体管小的β，可以实现从Vdd和Vss至VDD和VSS的更好的电平偏移，并且增益会更加平坦。
图14提供能用于图11中的时钟导出电路188或者图12中的MECF解码器184的电路的另一个例子。图14和图13类似，但是有些差别。图14中的晶体管T11和T13以及T12和14被示为替换图13中的电阻238和电阻240。另外，图14不包括图13中的诸如T1、T4、T5和T8之类的使能晶体管。在图14中，当VN2为低时，晶体管T15和T16关闭，而T17和T18导通，从而提供退化的参考反相器(有较弱的竞争(weak contention))，使得节点VN4被拉高。当VN2为高时，晶体管T17和T18关闭，而T15和T16导通，从而提供退化的参考反相器(有较弱的竞争)，使得节点VN4被拉低。各晶体管的β可以相同或不同。
b.用于解码通过偏置平衡编码产生的CFS和CCFS的接收机图15提供用于在使用偏置平衡编码来产生CFS和CCFS的情况下的接收机28的例子。应当注意图7的高低阈值。在图15的例子中，时钟导出电路188包括两个比较器188-1和188-2，以产生导出时钟信号和导出时钟*信号，它们被同步电路190接收。作为选择，只有导出时钟信号或者只有导出时钟*信号可以被同步电路190接收。在其它实施例中，同步电路190能提供经同步的Vout信号和经同步的Vout*信号，或者只提供经同步的Vout*信号。能使用多种电路以用于使MECF解码电路184产生异步Vout信号(以及异步Vout*，如果产生的话)。图15提供MECF解码器184的例子，但是本发明不被这些细节限制。
参照图15的MECF解码器184，晶体管T20、T21、T22和T23充当多路复用器。在其正输入端，比较器324从一个分压器接收一个相应于高阈值电压的电压(示于图7)，该分压器包括阻值为R7的电阻312和阻值为R8的电阻314，其中R8＞R7。在其正输入端，比较器326从一个分压器接收一个相应于低阈值电压的电压(示于图7)，该分压器包括阻值为R8的电阻316和阻值为R7的电阻318。
在Vin是逻辑0电压的情况下，VCFS和VCCFS在高低阈值之内(图7中t0+X至t2+X)。如果VCFS＞VCCFS，则导出时钟是逻辑1电压，而导出时钟*是逻辑0电压，使得T20和T23导通而T21和T22关闭。CFS被传递至比较器324的负输入端，而CCFS被传递至比较器326的负输入端。在VCFS＜高阈值的情况下，比较器324的输出是逻辑1电压。在VCCFS＞低阈值的情况下，比较器326的输出是逻辑0电压。因此，比较器328输出Vout为逻辑0电压，其与图6中t0至t1的Vin相匹配。作为选择，Vout可以是Vin的反相。一个附加的比较器可以提供Vout*。
如果VCFS＜VCCFS，则导出时钟是逻辑0电压，而导出时钟*是逻辑1电压，使得T20和T23关闭而T21和T22导通。CCFS被传递至比较器324的负输入端，而CFS被传递至比较器326的负输入端。在VCCFS＜高阈值的情况下，比较器324的输出是逻辑1电压。在VCFS＞低阈值的情况下，比较器326的输出是逻辑0电压。因此，比较器328输出Vout为逻辑0电压，其与图6中t0至t1的Vin相匹配。
在Vin是逻辑1电压的情况下，VCFS和VCCFS在高低阈值之外(图7中t2+X至t5+X)。如果VCFS＞VCCFS，那么导出时钟是逻辑1电压，而导出时钟*是逻辑0电压，使得T20和T23导通而T21和T22关闭。CFS被传递至比较器324的负输入端，而CCFS被传递至比较器326的负输入端。在VCFS＞高阈值的情况下，比较器324的输出是逻辑0电压。在VCCFS＜低阈值的情况下，比较器326的输出是逻辑1电压。因此，比较器328输出Vout为逻辑1电压，其与图6中t2至t3的Vin相匹配。如果VCFS＜VCCFS，则导出时钟是逻辑0电压，而导出时钟*是逻辑1电压，使得T20和T23关闭而T21和T22导通。CCFS被传递至比较器324的负输入端，而CFS被传递至比较器326的负输入端。在VCCFS＞高阈值的情况下，比较器324的输出是逻辑0电压。在VCFS＜低阈值的情况下，比较器326的输出是逻辑1电压。因此，比较器328输出Vout为逻辑1电压，其与图6中t3至t4的Vin相匹配。
3.附加的信息和实施例如上所述，组合地使用CFS信号和CCFS信号来传送信息具有优势。但是，可以只在CFS中传送信息。(回想在图7中，选择哪个信号被标记为CFS和哪个被标记为CCFS是任意的。)例如，在图16中，发射机350通过导线24A只在CFS中提供Vin(或者Vin*)信息至接收机358，接收机358将该信息恢复为Vout(或者Vout*)。
本发明不限于发射机和接收机电路之间的特定类型的互连。例如，发射机和接收机的所图解版本示出了作为载送传统电信号的电导线的互连。但是，也可使用包括电磁互连在内的多种其它类型的互连(例如，波导(包括光纤)和射频(RF))。仅作一例，图17图解了例如发射机20或者350这类发射机中的EM发射机362，并提供例如接收机28或者358这样的接收机中的EM接收机366。EM发射机362在导线24A上接收CFS，并在波导368上将其提供给EM接收机366，该接收机366将所接收的CFS提供给导线24A。CFS的信息可作为波导368上的光信号来载送。使用没有波导的光信号是可能的，但或许不实用。在图17包括发射机20的情况下，同样也将有用于CCFS的另一波导和导线24B。
除了EM发射机372是无线发射机、EM接收机376是无线接收机之外，图18图解的系统和图17的相似。图18可以包括诸如RF这样的无线技术。发射机372和接收机376可以包括λ/4天线。
导线24A和24B不必是连续的，而是可以包括中间电路、通路等。这些导线可以包括用于AC耦合的电容，虽然这样可能会减缓开关速度。
本发明可以用于图1和2所示的其中每个发射机都有一个接收机的点对点互连系统中。本发明还可用在其中信号从一个发射机发送至多个接收机的系统中。
在仅为CFS和CCFS编码逻辑0电压或逻辑1电压这方面图解发射机和接收机。作为选择，可在CFS和CCFS中编码多于两个逻辑值。例如，参照图19，编码受控频率输出电路包括第三编码驱动器410，以允许多于两个电压电平(多于逻辑0和逻辑1值，还有逻辑2值)。幅度编码器和接收机可以随之改变。
对于所发送的CFS和CCFS，本发明不限于特定类型、格式、内容或者意义。在某些实施中，一些导线载送命令，另一些导线载送地址，还有其它导线载送数据。在某些实施例中，命令、地址和数据在一个多路复用的信号中提供。在某些实施例中，命令可以通过使用不同信令的发射机和接收机载送。其它编码技术(例如8b/10b编码)可以与此处描述的编码技术一起使用。所图示的电路只是例子。各种信号的极性可以改变。
所图示的电路可以包括附加的电路，例如静电放电(ESD)电路、使能信号控制电路以及定时链。在替换实施例中，CFS可以以差分的方式在两条导线上载送，而CCFS也可以以差分的方式在两条导线上载送。
存在多种可以产生Clk、Clk*、Vin和Vin*信号的方法。图20图解了用于提供这些信号的电路，但是本发明不需要该电路。多相位电路420包括触发器422和424(可以是双稳态多谐振荡器(flip-flop))，其接收Clk信号，并向异或门428和异或非门430提供翻转的输出。将门428的输出提供给包括缓冲器432和反相器434的定时链，以在导线102上提供Clk信号。将门430的输出提供给包括缓冲器436和反相器438的定时链，以在导线104上提供Clk*信号。以类似的方式，多相位电路440包括触发器442和444(可以是双稳态多谐振荡器)，其接收Clk信号，并向异或门448和异或非门450提供翻转的输出。将门448的输出提供给包括缓冲器452和反相器454的定时链，以在导线106上提供Vin信号。将门450的输出提供给包括缓冲器456和反相器458的定时链，以在导线108上提供Vin*信号。定时链的一个目的是增加Clk、Clk*、Vin和Vin*信号的驱动电流。可以通过修改电路来改变各信号的极性。定时链还可用在上述发射机和/或接收机中以提高驱动电流。
术语“响应”表示至少部分地引起另一事情或事件的一件事情或者事件，虽然该事情或者事件可能还有其它起因。
实施例是发明的一种实现方式或者例子。说明书中的参考“实施例”、“一个实施例”、“某些实施例”或“其它实施例”是指结合所述实施例描述的特定特征、结构和特性至少被包括在本发明的某些实施例中，但不必被包括在本发明的所有实施例中。“实施例”、“一个实施例”或者“某些实施例”这些不同的出现形式不一定都涉及到同样的实施例。
如果本发明声明芯片、特征、结构或者特性“可以”、“可能”或者“能够”被包括，那么该特定芯片、特征、结构或者特性就不必被包括在内。如果说明书或者权利要求中提到“一个”元件，则并不表示只有一个该元件。如果说明书或者权利要求书中提到“附加”元件，则并不排除有多于一个该附加元件。
本发明不受此处所列的特定细节限制。实际上，那些受益于本公开内容的本领域技术人员将明白，可以在本发明的范围内对前述说明和附图进行许多其它的修改。因此，限定本发明范围的是如下包括任何修改的权利要求书。
权利要求
1.一种芯片，包含一个发射机，包括编码受控频率输出电路，用于接收至少一个输入信号和至少一个时钟信号，并响应于所述信号而产生一个幅度编码的受控频率信号(CFS)。
2.如权利要求1所述的芯片，其中编码受控频率输出电路是第一编码受控频率输出电路，而且其中该发射机还包含第二编码受控频率输出电路，用于接收至少一个输入信号和至少一个时钟信号，并响应于所述信号而产生一个互补的幅度编码的受控频率信号(CCFS)。
3.如权利要求2所述的芯片，其中依照同相位幅度编码对CFS和CCFS进行编码。
4.如权利要求3所述的芯片，其中第一和第二编码受控频率输出电路各只接收一个时钟信号，且该时钟信号对于第一和第二编码受控频率输出电路是相同的，而且其中第一和第二编码受控频率输出电路各只接收一个输入信号，且由第一编码受控频率输出电路接收的输入信号是由第二编码受控频率输出电路接收的输入信号的逻辑反相。
5.如权利要求2所述的芯片，其中依照功率平衡幅度编码对CFS和CCFS进行编码。
6.如权利要求5所述的芯片，其中第一和第二编码受控频率输出电路各只接收一个输入信号，且该输入信号对于第一和第二编码受控频率输出电路是相同的，而且其中第一和第二编码受控频率输出电路各只接收一个时钟信号，且由第一编码受控频率输出电路接收的时钟信号是由第二编码受控频率输出电路接收的时钟信号的逻辑反相。
7.如权利要求2所述的芯片，其中依照偏置平衡幅度编码对CFS和CCFS进行编码。
8.如权利要求7所述的芯片，其中第一和第二编码受控频率输出电路各接收两个彼此逻辑反相的输入信号，而且其中第一和第二编码受控频率输出电路各只接收一个时钟信号，且由第一编码受控频率输出电路接收的时钟信号是由第二编码受控频率输出电路接收的时钟信号的逻辑反相。
9.如权利要求2所述的芯片，还包含用于接收CFS和CCFS并将其解码以产生输出信号的接收机。
10.如权利要求9所述的芯片，还包含附加的发射机和附加的接收机。
11.如权利要求2所述的芯片，其中第一和第二编码受控频率输出电路各包括幅度编码器、受控频率驱动器和耦合到该幅度编码器的幅度驱动器，而且其中该受控频率驱动器和所述幅度驱动器组合以在导线上提供对应的CFS或CCFS。
12.如权利要求1所述的芯片，其中幅度驱动器包括多于两个编码驱动器。
13.如权利要求1所述的芯片，其中编码受控频率输出电路包括幅度编码器、受控频率驱动器以及耦合到该幅度编码器的幅度驱动器，而且其中该受控频率驱动器和所述驱动器组合以在导线上提供CFS。
14.如权利要求1所述的芯片，还包含用于接收CFS并将其解码以及响应于解码的CFS而产生输出信号的接收机。
15.一个系统，包含包括发射机的第一芯片，该发射机包括编码受控频率输出电路，用于接收至少一个输入信号和至少一个时钟信号，并响应于所述信号以产生幅度编码的受控频率信号(CFS)；以及第二芯片，包括用于接收CFS并响应于该CFS而提供输出信号的接收机。
16.如权利要求15所述的系统，其中输出信号是输入信号的时延版本。
17.如权利要求15所述的系统，其中输出信号是输入信号的时延版本的逻辑反相。
18.如权利要求15所述的系统，其中第一和第二芯片通过将CFS载送至接收机的第一导线相耦合。
19.如权利要求15所述的系统，其中第一和第二芯片通过将CFS载送至接收机的第一波导相耦合。
20.如权利要求15所述的系统，其中CFS作为RF信号在第一和第二芯片之间发送。
21.一个系统，包含包括发射机的第一芯片，该发射机包括第一编码受控频率输出电路，用于接收至少一个输入信号和至少一个时钟信号，并响应于所述信号以产生幅度编码的受控频率信号(CFS)；以及第二编码受控频率输出电路，用于接收至少一个输入信号和至少一个时钟信号，并响应于所述信号以产生互补的幅度编码的受控频率信号(CCFS)；以及第二芯片，包括用于接收CFS和CCFS并响应于所述CFS和CCFS以提供输出信号的接收机。
22.如权利要求21所述的系统，其中输出信号是输入信号的时延版本。
23.如权利要求21所述的系统，其中输出信号是输入信号的时延版本的反相。
24.如权利要求21所述的系统，其中第一和第二芯片通过将CFS载送至接收机的第一导线和将CCFS载送至接收机的第二导线相耦合。
25.如权利要求24所述的系统，其中第一芯片还包括接收机且第二芯片还包括发射机。
26.如权利要求24所述的系统，其中第一和第二导线是双向的。
27.如权利要求21所述的系统，其中第一和第二芯片通过将CFS载送至接收机的第一波导和将CCFS载送至接收机的第二波导相耦合。
28.如权利要求21所述的系统，其中CFS和CCFS作为RF信号在第一和第二芯片之间发送。
全文摘要
在某些实施例中，发射机包括用来产生幅度编码的受控频率信号(CFS)的第一编码受控频率输出电路和用来产生互补的幅度编码的受控频率信号(CCFS)的第二编码受控频率输出电路。其它实施例也被说明并请求保护。
文档编号H04L25/08GK1701506SQ03819667
公开日2005年11月23日 申请日期2003年8月21日 优先权日2002年8月21日
发明者J·格里芬, J·耶克斯, B·普赖恩斯, K·塞尔夫 申请人:英特尔公司