专利名称：含有fft处理器的数字音频广播接收器及其操作方法
技术领域：
本发明涉及欧洲标准数字广播接收器，尤其涉及快速付里叶变换(FFT)处理器。本申请基于韩国专利申请第2000-79293号，特此引用，以供参考。
背景技术：
广播方法从模拟方法过渡到数字方法是数字技术发展趋势。一些国家已经利用数字传输进行无线电广播，而其它国家正准备进行数字传输。欧洲标准数字音频广播(DAB)把正交频分多路复用(OFDM)应用于广播传输，并且，取决于输入数据的数量，应用于OFDM的快速付里叶变换(FFT)处理器具有诸如256、512、1024和2048等之类的FFT模式。
传统快速付里叶变换处理器含有随用于快速付里叶变换的各种FFT模式而不同的存储地址生成算法和数据蝶形运算(butterfly operation)算法。
例如，名称为“FFT的存储器地址发生器(MemoryAddress Generator for anFFT)”的美国专利第6,035,313号以随各种FFT模式而变的方式应用存储器地址生成算法，使引起了处理和实现复杂化的问题。
同时，一般说来，存在着能够处理诸如256、512、1024和2048等之类的2nFFT的输入数据的Radix-2(基数-2)算法，以及对于快速付里叶变换，能够处理诸如256和1024等之类的4nFFT的输入数据的Radix-4算法。此外，尽管Radix-4算法可以处理256和1024等的4nFFT模式的输入数据，但是，Radix-4算法的缺点在于，它不能处理512和2048等的2nFFT模式的输入数据。为了解决上述问题，名称为“混合基数FFT的数字反转(Digit Reverse forMixed Radix FFT)”的美国专利第5,473,556号为算法结构提供了将Radix-2结构和Radix-4结构组合在一起的混合基数结构。
但是，这种将Radix-2结构和Radix-4结构组合在一起的算法结构也存在着实现复杂化的问题。
发明内容
为了解决这些问题，本发明的目的是提供一种含有可有效和简单实现的快速付里叶变换处理器的欧洲标准数字音频广播接收器及其操作方法。
为了达到上面目的，根据本发明的、具有基于发送数据的大小的多种快速付里叶变换模式(FFT)的欧洲标准数字音频广播接收器包括地址发生器，用于生成预定个数的写地址和读地址；快速付里叶变换(FFT)处理器，用于重复FFT模式的数据，生成预定个数的数据，并利用预定个数的数据实现快速付里叶变换(FFT)；以及控制器，用于根据FFT处理器的操作，控制地址发生器生成写地址和读地址。
预定个数是4096个，并且FFT处理器使用4096个数据来实现快速付里叶变换。
FFT处理器包括存储器控制器，用于重复FFT模式的数据以生成4096个数据；具有能够存储2048个数据的大小的存储器；以及利用4096个数据和实现基于Radix-4的运算的算法单元，并且，在生成读地址的情况下，存储器控制器与读地址相对应地使存储器的地址数字反转。
存储器控制器含有为了使算法单元实现基于Radix-4的运算，存储除了存储在存储器中的2048个数据之外的数据的虚拟存储器，算法单元实现基于Radix-4的运算，于是，与FFT模式相对应，把“0”数据块存储在虚拟存储器中。
存储器控制器与FFT模式相对应，使根据Radix-4算法运算的和存储在存储器中的数据数字反转。
在读地址从最高位到最低位的位序列在2048 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{a1，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
在读地址从最高位到最低位的位序列在1024 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
在读地址从最高位到最低位的位序列在256 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，0，0，a5，a4，a7，a6，a9，a8，a11，a10}。
在读地址从最高位到最低位的位序列在512 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，a3，0，a5，a4，a7，a6，a9，a8，a11，a10}。
同时，根据本发明的、具有基于发送数据的大小的多种快速付里叶变换模式(FFT)的欧洲标准数字音频广播接收器的操作方法包括如下步骤生成预定个数的写地址；与写地址相对应，重复FFT模式的数据以生成预定个数的数据，并利用预定个数的数据实现快速付里叶变换(FFT)；以及如果完成了FFT步骤的操作，则生成读地址。
预定个数是4096个，并且FFT步骤使用4096个数据来实现快速付里叶变换。
FFT步骤包括如下步骤，重复FFT模式的数据以生成4096个数据；利用4096个数据来实现基于Radix-4的运算，并与存储器的地址相对应，把实现的数据存储在存储器中；以及在生成读地址的情况下，将读地址数字反转成与读地址相对应的存储器地址。
操作方法还包括如下步骤为了基于Radix-4的运算，把在操作步骤中重复的4096个数据存储在存储器和虚拟存储器中，并根据操作步骤的运算结果，与FFT模式相对应，把“0”数据块存储在虚拟存储器中。
数字反转步骤与FFT模式相对应，使根据Radix-4算法运算的和存储在存储器中的数据数字反转。
本发明含有用于欧洲标准数字音频广播的、对于2048、1024、256和512FFT模式结构相同的快速付里叶变换处理器，从而，简化了它的硬件实现。并且，对于各种FFT模式具有相同结构的快速付里叶变换处理器的实现，简化了快速付里叶变换的运算控制。
下面参照附图详细描述本发明，在附图中，相同标号表示相同单元，和在附图中图1是示意性地显示根据本发明实施例的欧洲标准数字音频广播接收器的方块图；
图2A到2C是说明应用于图1中的接收器的内插方法的图形；图3是说明图1的算法单元430中基于Radix-4算法的运算过程的概念图；图4是显示在图1的接收器具有2048 FFT模式的情况下，存储在存储器410中的数据基于Radix-4算法的分布的图形；图5是显示在图1的接收器具有1024 FFT模式的情况下，存储在存储器410中的数据基于Radix-4算法的分布的图形；图6是显示在图1的接收器具有256 FFT模式的情况下，存储在存储器410中的数据基于Radix-4算法的分布的图形；图7是显示在图1的接收器具有512 FFT模式的情况下，存储在存储器410中的数据基于Radix-4算法的分布的图形；图8是说明在把4096个数据数字反转成Radix-4算法结构的情况下的数字反转过程的概念图；图9A到9C是说明在图1的接收器具有2048 FFT模式的情况下的数字反转过程的概念图；图10A到10C是说明在图1的接收器具有1024 FFT模式的情况下的数字反转过程的概念图；图11A到11C是说明在图1的接收器具有256 FFT模式的情况下的数字反转过程的概念图；图12A到12C是说明在图1的接收器具有521 FFT模式的情况下的数字反转过程的概念图；以及图13是说明根据本发明实施例的欧洲标准数字音频广播接收器的操作方法的流程图。
优选实施例详述下文将更详细地描述本发明。
用于根据本发明实施例的欧洲标准数字音频广播接收器的快速付里叶变换处理器具有如下特性(1)为了进行FFT计算，对于诸如2048、1024、256和512之类的各种输入数据模式实施相同的Radix-4算法。以便简化用于FFT处理器的算法单元的实现。
(2)地址发生器生成把Radix-4算法应用于各种FFT模式的4096个地址。
(3)利用FFT对偶性将各种FFT模式的2048、1024、256和512个输入数据内插成4096个数据，以避免根据4096个地址来增大用于快速付里叶变换处理器的存储器。
(4)利用内插的4096个数据进行Radix-4算法，并把与每种FFT模式相对应的数字反转函数应用于数字反转。
在下文中，将参照附图详细描述本发明的上述特性。
图1是示意性地显示根据本发明优选实施例的欧洲标准数字音频广播(DAB)接收器的方块图，它含有接收数字音频广播信号的接收器(未示出)、控制器200、地址发生器300和快速付里叶变换(FFT)单元400。
接收器接收从发送器发送的数字音频广播信号，并且接收的广播信号的FFT模式是2048、1024、和512等。
控制器200控制DAB接收器的整体操作，并且，控制FFT单元400与从接收器100接收的输入数据的FFT模式相对应，实现快速付里叶变换(FFT)。
地址发生器300与控制器200的控制信号相对应，生成4096个地址。也就是说，地址发生器300生成读和写地址，以实现FFT单元400的FFT。
FFT单元400含有大小与2048个数据相对应的存储器410、实现基于Radix-4的蝶形运算的算法单元430和存储器控制器450。存储器控制器450根据地址发生器300生成的4096个地址，把与输入数据的FFT模式相对应的数据存储在存储器410中，以实现基于Radix-4的运算，并且，把在算法单元430中根据Radix-4算法重复实现的数据重新存储在存储器410中。
同时，存储器控制器450使根据Radix-4算法实现的和重新存储在存储器410中的数据数字反转，并且，输出重新存储的数据。也就是说，存储器控制器450根据控制器200的控制信号，与地址发生器300生成的读地址相对应地使存储器410的地址反转，然后，输出预定数据。
下面参照附图和方程详细描述基于本发明实施例的FFT单元的操作原理[1]和[2]。
把内插应用于FFT单元当x(n)表示输入数据和X(m)表示x(n)的FFT结果时，可以像如下的方程1那样建立起x(n)和X(m)之间的关系。
X(m)=Σn=0N-1x(n)WN-m,]]>其中，WN-m,=e-j2ΠnmN]]>可以把输入数据x(n)表达成应用内插上采样过程(upsampling process)的方程2，这是信号处理方法之一。
x(m)＝x(n/L)，n＝0，±L，±2L，...
＝0，其它。
方程2可以用方程3来表达。
x(n)=Σk=0NL-1x(k)·δ(n-kL),]]>其中，0≤n≤N-1，N＝2M其中，N表示要处理的输入数据的个数。通过FFT可以把方程3表达成方程4。
Xi(m)=Σn=0N-1(ΣNL-1k=0x(k)·δ(n-kL))WN-m]]>=Σk=0NL-1x(k)(Σn=0N-1δ(n-kL)·WN-m)]]>=Σk=0NL-1x(k)·e-j2πkLmN]]>=Σk=0NL-1x(k)·WNL-k]]>比较基于上面方程4的、每个间隔m中的、内插之前的FFT结果表明，存在某种周期性重复。首先，在m值具有0≤m≤N/L-1的情况下，上面方程的结果表明，等于内插之前的FFT结果。在m值具有N/L≤m≤2N/L-1的情况下，应用如下的方程5。
Xi(NL+l)=Σk=0NL-1x(k)·e-j2πk(NL+l)NL,]]>其中，0≤l≤NL-1]]>=Σk=0NL-1x(k)·e-j2πklNL]]>参照方程5，内插之前的FFT结果是相同的。
正如上面针对方程1到5所述的那样，当利用某个系数和快速付里叶变换时域数据进行上采样时，内插前的数据通过上采样系数变成重复的内插前数据。
下面参照如图2A到图2C所示的谱图，描述基于内插的FFT结果。首先，图2A显示了在1024 FFT模式的情况下时域中输入数据的谱图。将图2A所示的1024个输入数据扩大3倍，上采样成如图2B所示的4096个数据。此后，对如图2B所示的4096个数据进行快速付里叶变换，把时域数据转换成频域数据。也就是说，4096个数据是内插之前的1024个输入数据以某种间隔重复的4次。
同时，快速付里叶变换具有对偶性。对偶性是指当把X(m)当作x(n)的FFT结果时，X(m)的FFT结果变成x(n)的特性。
如果利用将时域的1024个输入数据重复4次的内插进行快速付里叶变换，那么，根据FFT对偶性，在频域中，在1024个输入数据之间插入和分布着3个0的数据(参照图2B)。
下面描述基于这种对偶性的内插的应用。
为了使FFT处理器对诸如2048、1024、256和5 12之类的各种输入数据模式执行相同的Radix-4算法，对于2048、1024、256和512个输入数据，地址发生器300生成从0到4095的相同地址。据此，存储器控制器450把各种输入数据内插成4096个数据。也就是说，存储器控制器450对2048模式，进行对输入数据重复2次的内插；对1024模式，进行对输入数据重复4次的内插；对256模式，进行对输入数据重复16次的内插；以及对512模式，进行对输入数据重复8次的内插。
于是，能够存储2048个数据的存储器410存储从0到4096寻址的数据当中，与从0到2047的地址相对应的数据。此时，存储器控制器把与从2048到4095的地址相对应的数据存储在虚拟存储器中。也就是说，主要存储在存储器410中的数据是从0到2047寻址的数据，其余从2048到4095寻址的数据没有存储在410中，而是只由存储器控制器450确认。
如上所述，算法单元430利用存储在存储器410和存储器控制器450的虚拟存储器中的4096个数据实现基于Radix-4算法的蝶形运算。
图3是说明基于Radix-4算法的蝶形运算的概念图，并且，参照图3，基于Radix-4算法的运算可以用如下的方程6来表达。
X(4k)=x(n)+x(N4+n)+x(N2+n)+x(3N4+n)]]>X(4k+1)=x(n)-j·x(N4+n)-x(N2-n)+j·x(3N4+n)]]>X(4k+2)=x(n)-x(N4-n)+x(N2-n)-x(3N4+n)]]>X(4k+3)=x(n)+j·x(N4+n)-x(N2+n)-j·x(3N4+n)]]>在下文中，参照附图和方程，对基于算法单元430中的2048、1024、256和512 FFT各模式下的Radix-4算法的运算过程加以描述。
首先，参照图4，对基于2048模式下的Radix-4算法的运算过程加以详细描述。
把接收的2048输入数据存储在快速付里叶变换处理器400的存储器410中。此后，如果把用于快速付里叶变换的控制信号从控制器200输入到地址发生器300，地址发生器300生成4096个地址。与4096个地址相对应，存储器控制器450将内插的4096个数据存储在存储器410和虚拟存储器中。也就是说，存储器控制器450把从0到2047的2048个输入数据存储在如图4的(A)所示的4096地址结构中，把从2048到4095寻址的2048个输入数据存储在虚拟存储器中。
此后，算法单元430实现基于Radix-4算法的蝶形运算。一般说来，Radix-4算法对整个数据重复与log4(FFT size)一样多的次数。于是，对于4096个数据，进行蝶形运算6次。运算结果可以用如下的方程7来表达，并且，像图4的(B)所示的那样重新存储由此运算出的4096个数据。
X(4k)=x(n)+x(N4+n)+x(n)+x(N4+n)]]>X(4k+1)=x(n)-j·x(N4+n)-x(n)+j·x(N4+n)=0]]>X(4k+2)=x(n)-x(N4+n)+x(n)-x(N4+n)]]>X(4k+3)=x(n)+j·x(N4+n)-x(n)-j·x(N4-n)=0]]>如方程7的运算结果所示，如果利用Radix-4算法实现内插的4096个数据，数据只存在于总共4096个地址当中的X(4k)和X(4k+2)的地址中，并且在X(4k+1)和X(4k+3)的地址中只存在“0”。对整个阶段的运算导致数据只存在于X(4k)和X(4k+2)的地址中。于是，存储器410含有与X(4k)和X(4k+2)的地址相对应地重新存储的2048个数据。
其次，参照图5，对基于1024模式下的Radix-4算法的运算过程加以详细描述。
地址发生器300生成4096个地址，并把内插的4096个数据与4096个地址相对应地存储在存储器410和虚拟存储器中。也就是说，如图5的(A)所示，重复1024个数据4次，将其存储在从0到4095的地址中。此时，存储器控制器450的虚拟存储器具有从2048到4095的地址，并且存储在虚拟存储器中的2048个数据变成只由存储器控制器450确认的数据。
如上所述，内插的4096个数据与如图5的(A)所示的相同，算法单元430利用4096个数据实现基于Radix-4算法的蝶形运算。利用Radix-4算法进行阶段运算(stage operation)的结果可以用如下的方程8来表达，而且随后重新存储在4096地址结构中的数据与如图5的(B)所示的相同。
X(4k)＝x(n)+x(n)+x(n)+x(n)＝4x(n)X(4k+1)＝x(n)-j·x(n)-x(n)+j·x(n)＝0X(4k+2)＝x(n)-x(n)+x(n)-x(n)＝0X(4k+3)＝x(n)+j·x(n)-x(n)-j·x(n)＝0参照方程8，通过利用Radix-4方法对内插的4096个数据进行运算，数据只存在于总共4096地址结构的X(4k)的地址中，而在X(4k+1)、X(4k+2)和X(4k+3)的地址中存在“0”数据。对整个阶段的运算也具有只重新存储在X(4k)的地址中的1024个输入数据。于是，与X(4k)的地址相对应的1024个数据被重新存储在存储器410中。
第三，参照图6A到图6C，对基于256模式下的Radix-4算法的运算过程加以详细描述。
地址发生器300生成4096个地址，并把内插的4096个数据与4096地址结构相对应地存储在存储器410和虚拟存储器中。也就是说，在如图6的(A)所示的4096地址结构中，重复256个数据8次，将其存储在从0到2047的地址中，再重复256个数据8次，将其存储在只由存储器控制器450确认的虚拟存储器中从2048到4095的地址上。
如上所述，如图6的(A)所示，使256个数据重复16次，以便具有取决于内插方法的4096地址结构，并算法单元430据此实现基于Radix-4的蝶形运算。参照上述2048和1024模式的运算结果，可以看出，以一又四分之一阶段独立地实现基于Radix-4的运算。
根据这种基于Radix-4的运算特性，在一个阶段中对图6的(A)中的4096个数据进行运算，以便如图6的(B)所示，使数据只存在于从0到1023的地址上，这导致与如上所述(参照图5的(A)和(B))，1024模式的运算结果相同的结果。由此，运算结果可以用方程8来表达，并且，由此，如图4的(C)所示，将数据只重新存储在4096地址结构中，从0到255寻址的X(41)区域中。
第四，参照图7，对基于512模式下的Radix-4的运算过程加以详细描述。
地址发生器300生成4096个地址，并把内插的4096个数据与4096地址结构相对应地存储在存储器410和虚拟存储器中。也就是说，在如图7的(A)所示的4096地址结构中，重复512个数据4次，将其存储在从0到2047的地址中，再重复512个数据4次，将其存储在只由存储器控制器450确认的虚拟存储器中从2048到4095的地址上。
如上所述，取决于内插运算，如图7的(A)所示，使512个数据重复8次，具有4096地址结构，算法单元430为此实现基于Radix-4的蝶形运算。对于基于Radix-4的运算特性，在一个阶段即第1阶段之后，图7的(A)中的4096个数据如图7的(B)所示，存在于从0到1023的地址上，这与上述2048模式(参照图4的(A)和(B))的运算结果相同。由此，运算结果可以用方程7来表达，并且，据此，如图7的(C)所示，将4096地址结构中的数据重新存储在从0到255寻址的X(41)和从512到767寻址的X(41+2)中。
如上所述，通过把内插运算应用于快速付里叶变换，在诸如2048、1024、256和512之类的各种FFT模式下的输入数据被内插成4096个数据，并且，对4096个数据实现相同的Radix-4算法，从而，可以简化快速付里叶变换单元(400)的实现和运算。并且，如果在应用了内插和Radix-4算法之后重新存储在存储器410和虚拟存储器中的数据含有“0”数据块，把“0”数据块存储在虚拟存储器。于是，还可以防止因4096个地址而增大存储器410。
FFT单元的数字反转过程描述如下。
一般说来，在利用Radix-4算法对4096个数据实现快速付里叶变换的情况下，数字反转过程与如图8所示的相同。这里，{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}是地址发生器300生成的读地址，并且，例如，a2变成读地址的3位值(3-bit value)。
同时，{b11，b10，b9，b8，b7，b6，b5，b4，b3，b2，b1，b0}是对读地址进行数字反转得到的地址，并且，b2变成数字反转地址的3位值。
下面与图8一起，参照附图对基于各种FFT模式的、重新存储在存储器410中的数据的数字反转过程加以描述。
首先，参照图9A到9C，描述2048模式的数字反转过程。
重复2048个输入数据，变成4096个数据，并且，对重复的4096个数据进行快速付里叶变换，从而，具有如图9A所示，把“0”数据插入2048个数据当中的内插格式。同时，作为对4096个数据进行基于Radix-4的运算的结果重新存储在存储器410中的数据的地址结构具有如图9B所示，数据只存在于从0到1024的地址中和从2048到3071的地址中的格式。
也就是说，与借助于控制器200的控制从地址发生器300读取的地址(指的是图9A的“存储器读地址”)和实际存储数据的存储器410的地址相对应的数据是彼此不同，从而实现数字反转过程。
从地址发生器300生成的存储器读地址的{a1，a0}的最低2位值是{0，1}和{1，1}，这是如图9A所示，通过内插把“0”插入的部分，并且，对于这个部分，省略了数字反转过程。
同时，如果由地址发生器300读取的存储器读地址的{a1，a0}的最低2位值是{0，0}和是数字反转的，那么，存储器410的内部读地址的{b11，b10}的最高2位值如图9B所示，变成{0，0}的区域。于是，在读取把{0，0}作为{a1，a0}的最低2位值的地址的情况下，存储器控制器450把内部读地址的{b11，b10}的最高2位值数字反转成{0，0}的地址。
如果将作为存储器读地址的{a1，a0}的最低2位值的{1，0}数字反转，那么，存储器410的内部读地址的{b11，b10}的最高2位值如图9B所示，变成{1，0}的区域。但是，作为{b11，b10}的值的{1，0}的区域是从2048到3701寻址的虚拟存储区中的地址，因此，减去1024个地址的、从1024到2047的地址是数字反转的。也就是说，在{a1，a0}的最低2位值读取{1，0}的地址的情况下，存储器控制器450把存储器地址的{b11，b10}的最高2位值数字反转成{0，1}的地址。
图9C是显示2048模式的数字反转过程的概念图，它显示了由存储器控制器450对地址发生器300借助于控制器200的控制读取的存储器读地址进行数字反转的存储器410的内部读地址。如图9C所示，存储器410的数字反转地址对于{b11}的最高位的值，始终变成“0”。于是，内部读地址可以具有与2048个地址即存储器410的大小相对应的11位地址。
其次，参照图10A到10C，描述1024模式的数字反转过程。
如果重复1024个输入数据，变成4096个数据，并对重复的4096个数据进行快速付里叶变换，那么，形成如图10A所示，把三个“0”数据插入1024个数据当中的内插格式。同时，当对4096个数据实现Radix-4算法时，重新存储在存储器410中的数据的地址结构被构造成如图10B所示的、让数据存在于从0到1023的地址当中。
也就是说，与地址发生器300借助于控制器200的控制读取的地址(指的是图10A的“存储器读地址”)和实际存储数据的存储器410的地址相对应的数据相互不匹配，从而实现数字反转过程。
在地址发生器300读取的存储器读地址的{a1，a0}的最低2位的值是{0，1}、{1，0}和{1，1}的情况下，如图10A所示，由于通过内插插入了“0”，因此，省略了数字反转过程。
同时，如果在存储器读地址的{a1，a0}的最低2位值是{0，0}的情况下实现数字反转过程，如图10B所示，存储器410的地址的{b11，b10}的最高2位值变成{0，0}的区域。于是，在{a1，a0}的最低2位值读取{0，0}的地址的情况下，存储器控制器450把内部读地址的{b11，b10}的最高2位值数字反转成{0，0}的地址。
图10C是显示1024模式的数字反转过程的概念图，它显示了由存储器控制器450对地址发生器300借助于控制器200的控制读取的存储器读地址进行数字反转的内部读地址。如图10C所示，存储器410的数字反转地址的{b11，b10}的最高2位值始终变成“0”。于是，内部读地址可以具有与2048个地址即存储器410的大小相对应的11位地址。
第三，参照图11A到11C，对256模式的数字反转过程加以描述。
如果重复256个输入数据，变成4096个数据，和对重复的4096个数据进行快速付里叶变换，那么，形成如图11A所示，把15个“0”数据插入256个数据当中的内插格式。同时，作为对4096个数据进行基于Radix-4的运算的结果，重新存储在存储器410中的数据的地址结构具有如图11B所示，数据只存在于从0到255的地址当中的格式。
也就是说，与地址发生器300借助于控制器200的控制读取的地址(指的是图11A的“存储器读地址”)和实际存储数据的存储器410的地址(指的是图11B的“内部读地址”)相对应的数据相互不匹配，从而实现数字反转过程。
在地址发生器300读取的存储器读地址的{a3，a2，a1，a0}的最低4位值的范围从{0，0，0，1}到{1，1，1，1}的情况下，如图11A所示，由于通过内插插入了“0”，因此，省略了数字反转过程。
同时，如果存储器读地址的{a3，a2，a1，a0}的最低4位值是{0，0，0，0}并实现了数字反转过程，则如图11B所示的存储器410的地址(内部读地址)的{b11，b10，b9，b8}的最高4位值变成{0，0，0，0}的区域。于是，在{a3，a2，a1，a0}的最低4位值读取{0，0，0，0}的情况下，存储器控制器450把存储器地址(内部读地址)的{b11，b10，b9，b8}的最高4位值数字反转成{0，0，0，0}的地址。
图11C是显示256模式的数字反转过程的概念图，它显示了由存储器控制器450对地址发生器300借助于控制器200的控制读取的存储器读地址进行数字反转的存储器410的地址(内部读地址)。如图11C所示，存储器410的数字反转地址的{b11}的最高位值始终变成“0”。于是，存储器地址(内部读地址)可以具有与2048个地址即存储器410的大小相对应的11位地址。
第四，参照图12A到12C，对512模式的数字反转过程加以描述。
如果重复512个输入数据，变成4096个数据，并对重复的4096个数据进行快速付里叶变换，那么，形成如图12A所示，把7个“0”数据插入512个数据当中的内插格式。同时，作为对4096个数据进行基于Radix-4的运算的结果，重新存储在存储器410中的数据的地址结构具有如图12B所示的，数据只存在于从0到255的地址当中的格式。
也就是说，与地址发生器300借助于控制器200的控制读取的地址(指的是图12A的“存储器读地址”)和实际存储数据的存储器410的地址(指的是图12B的“内部读地址”)相对应的数据相互不匹配，从而实现数字反转过程。
在地址发生器300读取的地址(存储器读地址)的11位的{a3}的值是{0}和{1}的情况下，数据退出，并且，其它地址是通过内插插入“0”数据的地址。于是，对于插入“0”数据的地址，省略数字反转过程。
同时，如果存储器读地址的{a3，a2，a1，a0}的最低4位值的{a3}值是{0}和{1}并实现了数字反转过程，则如图12B所示的存储器410的地址(内部读地址)的{b11，b10，b9，b8}的最高4位值变成{0}和{1}的区域，也就是说，从0到255和从514到767的地址。于是，在读取{a3，a2，a1，a0}的最低4位值的地址{a3，0，0，0}的情况下，存储器控制器450把存储器地址(内部读地址)的{b11，b10，b9，b8}的最高4位值数字反转成{0，0，b9，0}的地址。
图12C是显示512模式的数字反转过程的概念图，它显示了由存储器控制器450对地址发生器300借助于控制器200的控制读取的存储器读地址进行数字反转的存储器410的地址(内部读地址)。如图12C所示，存储器410的数字反转地址的{b11}的最高位值始终变成“0”。于是，存储器地址(内部读地址)可以具有与2048个地址即存储器410的大小相对应的11位地址。
如上所述，利用与FFT模式相对应的数字反转过程可以读取按模式存储在存储器410中的数据。
在下文中，针对FFT模式的2048模式，描述根据本发明实施例的欧洲标准数字音频广播接收器的说明性操作方法。
首先，在2048模式下接收2048个数据(S100)，控制器200把2048个数据存储在410中，供快速付里叶变换用(S200)。此后，把控制信号输入地址发生器300和快速付里叶变换单元400中，以实现快速付里叶变换(S300)。于是，地址发生器300生成4096个地址(S400)，而存储器控制器450把2048个数据内插成与4096个地址相对应的4096个数据，并且，把内插的4096个数据存储在存储器410和存储器控制器450的虚拟存储器中(S500)。
如上面图4的(A)所示，将2048个数据重复两次，存储在4096地址结构中。算法单元430应用和实现基于4096个数据的Radix-4算法(S600)。也就是说，如图4的(B)所示，将2048个数据分配在从0到1023和从2048到3071的地址上，和把0数据块分配在从1024到2047和从3072到4095的地址上。作为对重复的4096个数据进行基于Radix-4算法的运算的结果，存“0”数据块，从而可以防止存储器410增大。并且，由于“0”数据一点也不影响运算结果，在多达log4(FFT大小)次的重复运算之后存储在存储器410中的数据变成与图4的(B)所示的相同。
如果完成了基于Radix-4的运算，地址发生器300借助于控制器200的控制，生成存储器读地址。此时，存储器读地址不同于根据Radix-4算法运算和主要存储在存储器410中的数据的存储器地址(内部读地址)，从而，存储器控制器450实现了数字反转过程(S700)。如图9A和9B所示，存储器读地址和存储器地址(内部读地址)是不同的，从而，以如图9C的方式实现数字反转过程。于是，读取和输出与2048模式相对应的2048个数据，从而，完成了快速付里叶变换。当然，可以把相同的运算过程应用于1024、256和512模式。
如上所述，根据本发明优选实施例的欧洲标准数字音频广播接收器的快速付里叶变换过程具有如下特性。
首先，重复各种2048、1024、256和512输入数据模式，变成4096个数据，以实现快速付里叶变换，从而，输出数据具有内插格式，并且对快速付里叶变换的各种FFT模式实现相同的基于Radix-4的运算。因此，可以防止用于4096个数据的存储器410的尺寸增大，从而保持现有存储器尺寸。于是，简化了快速付里叶变换单元的实现和运算控制。
其次，正如在这些实施例中那样，对2048、1024、256和512 FFT模式应用各种数字反转过程，从而可以使FFT模式数字反转。于是，使快速付里叶变换单元的实现和运算控制变得简单。
本发明对于欧洲标准数字音频广播的2048、1024、256、和512 FFT模式具有相同的快速付里叶变换单元，从而简化了它的硬件的实现。
并且，对于各自FFT模式具有相同结构的快速付里叶变换的实现简化了快速付里叶变换的运算控制。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。
权利要求
1.一种具有基于发送数据的大小的多种快速付里叶变换(FFT)模式的欧洲标准数字音频广播接收器，包括地址发生器，用于生成预定个数的写地址和读地址；快速付里叶变换(FFT)处理器，用于重复FFT模式的数据，生成预定个数的数据，并利用预定个数的数据实现快速付里叶变换(FFT)；以及控制器，用于根据FFT处理器的操作，控制地址发生器生成写地址和读地址。
2.根据权利要求1所述的接收器，其中，预定个数是4096个，并且FFT处理器使用4096个数据来实现快速付里叶变换。
3.根据权利要求1所述的接收器，其中，FFT处理器包括存储器控制器，用于重复FFT模式的数据以生成4096个数据；具有能够存储2048个数据的大小的存储器；以及利用4096个数据和实现基于Radix-4的运算的算法单元，并且，在生成读地址的情况下，存储器控制器与读地址相对应地使存储器的地址数字反转。
4.根据权利要求3所述的接收器，其中，存储器控制器含有为了使算法单元实现基于Radix-4的运算，存储除了存储在存储器中的2048个数据之外的数据的虚拟存储器。
5.根据权利要求4所述的接收器，其中，算法单元实现基于Radix-4的运算，于是，与FFT模式相对应，把“0”数据块存储在虚拟存储器中。
6.根据权利要求3所述的接收器，其中，存储器控制器与FFT模式相对应，使根据Radix-4算法运算的和存储在存储器中的数据数字反转。
7.根据权利要求3所述的接收器，其中，在读地址从最高位到最低位的位序列在2048 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{a1，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
8.根据权利要求3所述的接收器，其中，在读地址从最高位到最低位的位序列在1024 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
9.根据权利要求3所述的接收器，其中，在读地址从最高位到最低位的位序列在256 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，0，0，a5，a4，a7，a6，a9，a8，a11，a10}。
10.根据权利要求3所述的接收器，其中，在读地址从最高位到最低位的位序列在512 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，存储器控制器将存储器地址从最高位到最低位的位序列数字反转成{0，a3，0，a5，a4，a7，a6，a9，a8，a11，a10}。
11.一种具有基于发送数据的大小的各种FFT的欧洲标准数字音频广播接收器的操作方法，包括如下步骤生成预定个数的写地址；与写地址相对应，重复FFT模式的数据以生成预定个数的数据，并利用预定个数的数据实现快速付里叶变换(FFT)；以及如果完成了FFT步骤的操作，则生成读地址。
12.根据权利要求11所述的操作方法，其中，预定个数是4096个，并且FFT步骤使用4096个数据来实现快速付里叶变换。
13.根据权利要求11所述的操作方法，其中，FFT步骤包括如下步骤重复FFT模式的数据以生成4096个数据；利用4096个数据来实现基于Radix-4的运算，并与存储器的地址相对应，把实现的数据存储在存储器中；以及在生成读地址的情况下，将读地址数字反转成与读地址相对应的存储器地址。
14.根据权利要求13所述的操作方法，还包括如下步骤为了基于Radix-4的运算，把在操作步骤中重复的4096个数据存储在存储器和虚拟存储器中。
15.根据权利要求13所述的操作方法，其中，操作步骤实现基于Radix-4的运算，于是，与FFT模式相对应，把“0”数据块存储在虚拟存储器中。
16.根据权利要求13所述的操作方法，其中，数字反转步骤与FFT模式相对应，使根据Radix-4算法运算的和存储在存储器中的数据数字反转。
17.根据权利要求13所述的操作方法，其中，在读地址从最高位到最低位的位序列在2048 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，数字反转步骤将存储器地址从最高位到最低位的位序列数字反转成{a1，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
18.根据权利要求13所述的操作方法，其中，在读地址从最高位到最低位的位序列在1024 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，数字反转步骤将存储器地址从最高位到最低位的位序列数字反转成{0，a3，a2，a5，a4，a7，a6，a9，a8，a11，a10}。
19.根据权利要求13所述的操作方法，其中，在读地址从最高位到最低位的位序列在256 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，数字反转步骤将存储器地址从最高位到最低位的位序列数字反转成{0，0，0，a5，a4，a7，a6，a9，a8，a11，a10}。
20.根据权利要求13所述的操作方法，其中，在读地址从最高位到最低位的位序列在512 FFT模式下具有{a11，a10，a9，a8，a7，a6，a5，a4，a3，a2，a1，a0}的情况下，数字反转步骤将存储器地址从最高位到最低位的位序列数字反转成{0，a3，0，a5，a4，a7，a6，a9，a8，a11，a10}。
全文摘要
本发明公开了含有可简单实现快速付里叶变换处理器的欧洲标准数字音频广播接收器及其操作方法。具有基于发送数据的大小的多种快速付里叶变换(FFT)模式的数字音频广播接收器含有地址发生器，用于生成预定个数的写地址和读地址；快速付里叶变换(FFT)处理器，用于重复FFT模式的数据，生成预定个数的数据，并利用预定个数的数据实现快速付里叶变换(FFT)；以及控制器，用于根据FFT处理器的操作，控制地址发生器生成写地址和读地址。
文档编号H04N7/015GK1520071SQ20031012031
公开日2004年8月11日 申请日期2003年12月5日 优先权日2002年12月12日
发明者李廷相 申请人:三星电子株式会社