专利名称：高阶逐次取样波形整形滤波器的制作方法
技术领域：
本发明涉及一种高阶逐次取样波形整形滤波器，特别是涉及一种为了发射器内插芯片时钟单位数据，生成适当的模拟信号，而利用结构简单的逐次取样后处理器，对低阶数波形整形器输出进行更精密地插值，从而能够在提高性能的同时，比使用高阶数波形整形器时极大地降低系统复杂度的高阶逐次取样波形整形滤波器。
背景技术：
随着数字通信技术的飞速发展，把各种信号转换成数字信号并处理后，重新将其转换成模拟信号的系统重要性日益增大。
一般而言，在把连续信号转换成离散信号的过程中，取样间隔之间的值消失，在把信息已消失的离散信号重新以一定单位转换成模拟连续信号的过程中，为了提高其质量，使用波形整形滤波器内插上述消失的内容。
上述波形整形滤波器对芯片时钟进行超频，提高整体时钟数，根据既定的算法，内插上述消失了的信息。一般而言，如果进行较高的逐次取样，则会与理想的波形类似。因此，在数字通信系统中，这种波形整形滤波器是必不可少的装置。
上述波形整形滤波器的一般形态为有限冲击响应滤波器(FIRfilter)，滤波器的头端多，如果精密度提高，那么其复杂度相应提高。因此，目前正不断进行研究，试图根据特定用途，考虑滤波器的特性来降低其复杂度。但是，提高取样的速度实际上相当于大大提高了系统的复杂度。
从模拟信号层面来看，由于未实现理想的波形整形，所以必须利用低通滤波器除掉产生的寄生频率成份(图像)。上述寄生频率成份的值越大，低通滤波器的设计越要精密。如果取样频率升高，上述模拟低通滤波器的结构就可以简单一些，设计时间和费用都会减少。
即，如果按照以往方法，在发射器内插芯片单位数据的波形整形过程中，必须设计使用高取样频率的高阶逐次取样波形整形滤波器，输出的模拟信号的质量才能达到既定的基准值，因此，由于把上述高阶逐次取样波形整形滤波器使用的脉冲整形器设计成较高的阶数，系统复杂度大大增大，这导致费用上升，同时由于配件的物理性体积的原因，还引发了设计上的各种问题(超过目标费用、开发延迟、因系统体积增加而导致整体应用设备尺寸增加等)。
发明内容
如上所述，以往高阶逐次取样波形整形滤波器存在这样的问题，即，以往高阶逐次取样波形整形滤波器力图通过较高阶数的脉冲整形器，以高取样率内插芯片单位输入数据，提高模拟输出信号的质量，因此，系统的复杂度很高，在费用、开发时间、系统体积等方面都存在着严重的弱点。
鉴于上述问题，本发明的目的在于提供一种高阶逐次取样波形整形滤波器，通过在低阶数脉冲整形器输出端添加一个由以超频工作的简单的加法器构成的逐次取样后处理器，从而能够进行高阶数的逐次取样波形整形，不仅能够比使用较高阶数的脉冲整形器时大大减小系统复杂度，而且还能提高性能。
为实现上述目的，本发明的特征是在数字发射系统的发射部内插以芯片时钟单位调制的数字数据的高阶逐次取样波形整形滤波器中，由如下几个部分构成脉冲整形器，它利用以芯片时钟的整数倍进行超频的时钟，对按芯片时钟提供的符号进行取样，通过既定的整形算法进行整形；逐次取样后处理器，它通过加法器和延迟器，对上述脉冲整形器的输出进行再次整形，其中，加法器和延迟器是使用经再次对上述脉冲整形器的时钟进行整数倍处理的时钟；数字模拟转换器，它利用上述逐次取样后处理器使用的时钟，把上述逐次取样后处理器的输出转换成模拟。
上述逐次取样后处理器的特征是带有如下几个部分超频部，它把上述脉冲整形器的时钟按已设定倍数超频；零阶保持延迟器，它按上述已设定的倍数值罗列；加法器，它合算上述各延迟器的输出，生成平均值。
图1是本发明一个实施例的简要结构框图。
图2是本发明一个实施例的逐次取样后处理器的构成图。
图3是本发明一个实施例的波形整形过程的波形图。
图4是旨在显示本发明一个实施例的特征的模拟画面。
具体实施例方式
下面参照一个实施例的附图，详细说明如上构成的本发明。
图1是旨在说明本发明简要概念的一个数字系统发射部的结构框图。如图所示，它由如下几个部分构成符号生成器(10)，它利用芯片时钟对数字信号进行调制；脉冲整形器(20)，它按照经超频的取样率，对上述符号生成器(10)的输出进行取样，同时，利用既定的内插算法，在符号生成器的输出之间内插值；逐次取样后处理器(30)，它按照经超频的取样率，对上述脉冲整形器(20)的输出进行再次取样，同时通过结构非常简单的线性滤波器进行线性内插；数字模拟转换器(40)，它按照上述逐次取样后处理器(30)的时钟进行动作；模拟低通滤波器(50)，它从利用上述数字模拟转换器(40)获得的模拟信号中清除噪声。
在本发明中，添加的部分是逐次取样后处理器(30)。另外，上述数字模拟转换器(40)以上述逐次取样后处理器(30)的时钟进行动作，这是需要注意的。
一般而言，脉冲整形器(20)以n倍于芯片时钟的超频进行动作，上述n的值使用4、8、16等值。其中，大多使用4或8，如果使用4倍超频，系统虽然简单，但输出的模拟信号质量不好，对含有的寄生频率(图像)进行取样的模拟低通滤波器(50)必须具有近似理想滤波器的质量。但是，设计理想的滤波器是近乎不可能的事情，所以只能降低质量进行设计。
在本发明中，使用阶数作为表示逐次取样倍率的术语，所谓高阶取样，是指以高倍率对芯片时钟进行超频。
如果想把质量提高到既定基准值以上，则需要置系统的复杂度于不顾，利用实施8倍超频的脉冲整形器(20)，对按芯片时钟提供的符号间值进行插值。
但在本发明中，在降低脉冲整形器(20)的超频阶数，大大改善系统复杂度的同时，还添加了一个结构极为简单的逐次取样后处理器(30)，可以整体上进行具有高阶数的逐次取样波形整形。
上述逐次取样后处理器(30)对经脉冲整形器(20)超频的时钟进行再次超频，这时使用的值m可以使用2或4。所以实现起来当然更简单。
即，脉冲整形器(20)使用芯片时钟×n的时钟，逐次取样后处理器(30)使用芯片时钟×n×m的时钟。如果n是4，m是4，则对芯片时钟进行16倍超频，并以实施取样的波形整形滤波器进行动作。在这种情况下，系统的复杂度尺寸大大低于实施8倍超频的脉冲整形器，而且可以生成质量优良的信号。
下面通过本发明逐次取样后处理器(30)的简单实施例，来了解一下使用单纯的延迟器和加法器的结构。
图2是本发明一个实施例的逐次取样后处理器(30)的结构图，它显示了m使用4时的情形。需要注意的是，由于结构单纯，该值也可以使用8或16等更大的值，这取决于设计者。
首先，存在一个对以较低阶数超频的脉冲整形器(20)输出进行进一步超频所需的超频部(31)，还罗列着多个延迟部(32～35)，它们对通过上述超频部(31)提供的时钟获得的上述脉冲整形器(20)的输出依次进行延迟。这可以理解成是一种移位寄存器，作为一种为了在数字信号处理器中使用的设置，采用的是零阶保持电路(Zero order hold)方式的延迟器。
一般而言，如果数字信号处理器利用超频接收有序值，则以0值填充经超频的部分，其中，如果设置为零阶保持电路，则直接使用利用原来时钟接收的值填充经超频的部分。
因此，在按超频的数(m)罗列零阶保持电路延迟器(32～35)，利用加法器(36)对各延迟器(32～35)的值进行相加后，如果保持固定的比特值，则会获得对延迟器(32～35)的值进行了平均之后的值。这对于本行业的从业者而言十分简单，为了求出相加值的平均值，对获得的值进行单纯变化即可。
由此可知，上述逐次取样后处理器(30)的结构非常简单。这与提高脉冲整形器(20)的超频阶数相比，利用极小的系统资源便可实施，能够大大减小整体系统的复杂度和体积。
图3是旨在说明上述图2所示的逐次取样后处理器(30)实际动作的信号处理实施例。左侧的信号是指由脉冲整形器(20)输出的值，右侧的信号是指通过逐次取样后处理器(30)后的输出。需要注意的是，这显示的是连续信号的一部分。
首先，脉冲整形器(20)在芯片时钟×n的超频周期内保持10、15、5、10的值，如果脉冲整形器(20)的输出接入逐次取样后处理器(30)，则对该输出进行m倍(本实施例中是4倍)超频并接收，相同的值接收4次。
一开始，在C1中输出“10”这个值，这是指延迟器(32～35)的输出都是10。接着，在时钟(逐次取样后处理器时钟)中，第1延迟器(32)的值为15，其余延迟器(33～35)的值保持10，所以该值为15+10+10+10＝45，如果将其向右移动2次，保持原来的比特值，则获得其平均值11。由于是单纯平均值，所以小数点以后舍掉。
之后，时钟中各延迟器(32～35)的输出为15+15+10+10＝50，平均值为12。在下一个时钟中，输出平均值为13，在再下一个时钟(C2)中，所有延迟器(32～35)的输出为15，所以输出平均值为15。
即，把阶段式出现的脉冲整形器(20)的输出插值成平滑的线性输出。
下一阶段按相同方式的动作，故此省略。
如果把逐次取样后处理器(30)的m值设为8，则可以获得更加精密的线性动作，如果把脉冲整形器(20)使用的超频阶数(n)设为8后，把逐次取样后处理器(30)的阶数(m)设为4，则成为了32阶逐次取样系统，与16阶超频脉冲整形器(20)相比，能够大大降低系统的复杂度，同时大大提高质量。
因此，本发明可以任意组合使用，即使使用具有较低系统复杂度的较低阶数的脉冲整形器(20)，也能够获得高质量的信号。另外，由于信号质量提高，也为模拟低通滤波器(50)的设计提供了自由空间。
图4是对前面所述的实施例16阶逐次取样(4倍(n)×4倍(m))波形整形部(脉冲整形器和逐次取样后处理器的组合)的输出与原有的4阶逐次取样脉冲整形器输出及8阶逐次取样脉冲整形器输出进行比较的模拟结果。
由图可知，4阶逐次取样输出是在芯片比率的4倍位置(4、8、12、16)分别出现较大的图像(寄生频率)。这种图像是因噪声源而出现的，所以尺寸越小，出现的次数越少，则输出质量越高。另外，可以看到，输出信号的一般形态出现得也相当粗糙。
8阶逐次取样输出是在芯片比率的8倍位置(4、8、12、16)分别出现较大的图像。与4阶逐次取样输出相比，虽然图像的数量减小到一半，一般形态也多少平滑了些，但与系统复杂度相比而言，其效果并不好。
最后，本发明的16阶逐次取样输出具有4阶逐次取样和通过4阶逐次取样后处理所获得的16阶逐次取样的特性。4阶脉冲整形器的轨迹在芯片比率的4倍位置(4，8，12)以图像形式出现，但其尺寸比未进行逐次取样后处理的单纯的4或8阶脉冲整形器的输出大大减小。图中的尺寸为对数标尺，所以，图中尺寸的差异意味着10倍的图像尺寸差异。而且，由于16阶逐次取样的特性，在芯片比率的16倍位置(16)，具有与原有的单纯4阶或8阶脉冲整形器的输出相同的结果。但是，一般的信号形态则获得了比8阶脉冲整形器的输出更平滑的结果。即，可以说低阶数的脉冲整形器出现低尺寸的图像，整体的质量虽然不及实际的16阶脉冲整形器，但却比8阶脉冲整形器的输出好。
即，与实施8倍超频的脉冲整形器相比，4倍超频脉冲整形器的系统复杂度更低，通过把这种4倍超频脉冲整形器与使用单纯延迟器和加法器的4倍逐次取样后处理器组合在一起，可以获得比8倍超频脉冲整形器的输出质量更高的输出。
因此，本发明对低阶数的脉冲整形器与结构简单的逐次取样后处理器进行组合，可以更容易地构成高阶数的逐次取样波形整形滤波器。
如上所述，本发明高阶逐次取样波形整形滤波器具有如下效果，即，通过在低阶数的脉冲整形器输出端添加一个由以超频工作的简单的加法器构成的逐次取样后处理器，从而不仅能够比使用高阶数的脉冲整形器时减小系统复杂度，轻松地获得需要的高质量输出，而且，以后添加的模拟滤波器在设计上可以更加自由，降低因系统复杂度引起的设计时间与费用的增加。
权利要求
1.一种高阶逐次取样波形整形滤波器，其特征是在数字发射系统的发射部内插以芯片时钟单位调制的数字数据的高阶逐次取样波形整形滤波器中，由如下几个部分构成脉冲整形器，它利用以芯片时钟的整数倍进行超频的时钟，对按芯片时钟提供的符号进行取样，通过既定的整形算法进行整形；逐次取样后处理器，它通过加法器和延迟器，对上述脉冲整形器的输出进行再次整形，其中，加法器和延迟器是使用经再次对上述脉冲整形器的时钟进行整数倍处理的时钟；数字模拟转换器，它利用上述逐次取样后处理器使用的时钟，把上述逐次取样后处理器的输出转换成模拟。
2.根据权利要求1所述的高阶逐次取样波形整形滤波器，其特征是上述逐次取样后处理器是使用加法器和延迟器的线性滤波器，按再次超频的时钟对上述脉冲整形器的输出进行取样，以线性值对上述脉冲整形器的输出之间进行插值。
3.根据权利要求1所述的高阶逐次取样波形整形滤波器，其特征是上述逐次取样后处理器带有如下几个部分超频部，它把上述脉冲整形器的时钟按已设定倍数超频；零阶保持延迟器，它按上述已设定的倍数值罗列；加法器，它合算上述各延迟器的输出，生成平均值。
全文摘要
一种高阶逐次取样波形整形滤波器，由如下几个部分构成脉冲整形器，它利用以芯片时钟的整数倍进行超频的时钟，对按芯片时钟提供的符号进行取样，通过既定的整形算法进行整形；逐次取样后处理器，它通过加法器和延迟器，对上述脉冲整形器的输出进行再次整形，其中，加法器和延迟器是使用经再次对上述脉冲整形器的时钟进行整数倍处理的时钟；数字模拟转换器，它利用上述逐次取样后处理器使用的时钟，把上述逐次取样后处理器的输出转换成模拟。因此，本发明不仅能够比使用高阶数的脉冲整形器时减小系统复杂度，轻松地获得需要的高质量输出，而且，以后添加的模拟滤波器在设计上可以更加自由，降低因系统复杂度引起的设计时间与费用的增加。
文档编号H04B1/02GK1578165SQ20031012353
公开日2005年2月9日 申请日期2003年12月26日 优先权日2003年6月30日
发明者李在哲 申请人:乐金电子(中国)研究开发中心有限公司