数据传送系统及相关产品的制作方法

专利名称：数据传送系统及相关产品的制作方法
技术领域：
本发明涉及用于在系统输入和系统输出之间传送数据信号的数据传送系统，以及数据耗用集合、FPGA(“现场可编程门阵列”)以及光学传输组件。
背景技术：
利用新的FPGA，能够在FPGA平台上容易地映射较大硬件设计。这种平台通常包括几个FPGA，在FPGA之间利用通用信号使之相互连接。因为所需信号的数量总是在增加，因此，FPGA厂商对其I/O系统(“输入/输出”)增加了一些复杂的特征，以便在两个通信FPGA之间传输更多信息。例如，已经研发了快速I/O、LVDS I/O单元(“低压差分信令”)等。
当两个通信FPGA并未共享同步时钟时，出现一些特定问题。特别地，在无线设备中，两个较大互连FPGA可以在适当平台中得到有效使用
针对MAC层(“媒体接入控制”)的一个，利用设备的本地时钟工作(以及上层)；以及
针对PHY层(“物理的”)的一个，主要利用来自RF(“射频”)前端的时钟工作。
现在，在FPGA中必须考虑一些等待时间。特别地，可以通过FIFO(“先入先出”存储器)处理时钟域地改变。则这些FIFO中的每一个可以利用以不同时钟提供时钟的读取端口和写入端口进行工作。这种FIFO的控制信号(尤其是如读取访问的“空/几乎空”以及写入访问的“满/几乎满”)被延迟，以便考虑FIFO等待时间。
此外，一些LVDS单元可以证明对减少传输信号的数量是有用的。则在传输信号上引入另外的等待时间，因为传输信号通过LVDS单元以及可能的LVDS线而被延迟。
这导致累积了延迟，部分延迟由厂商及可能的信号传播产生，而另外的延迟由时钟域去耦合FIFO产生。
为了解决此问题，解决方案将在于在两个FPGA中充分利用控制逻辑，共同通信，从而在其之间得到校正信号同步。然而，这涉及相当复杂的开发和实施方式。

发明内容
本发明涉及一种数据传送系统，能够管理两个互连FPGA之间的传输延迟，从而在不同时钟、或严重传播延迟的情况下确保校正同步。此数据传送系统容易利用保持满带宽的简单控制逻辑来实现。
一般来说，本发明应用于数据传送系统，用于在系统输入和系统输出之间、通过至少两个数据耗用集合来传送数据信号。此数据传送系统能够获得良好并安全的同步，同时相同简单和经济的实现。
本发明还涉及易于在本发明的数据传送系统中使用的数据耗用集合，以及相应FPGA和光学传输组件。
本发明尤其应用于无线传输领域中，但是也可以应用于光学传输系统。
为此目的，本发明涉及一种用于在系统输入和系统输出之间传送数据信号的数据传送系统。此系统包括
第一数据耗用集合，用于从所述系统输入接收所述数据信号，将所述数据信号写入所述第一数据耗用集合中，以及从所述第一数据耗用集合中读取所述数据信号，以便将所述数据信号发送到第二数据耗用集合；
第二数据耗用集合，用于从所述第一数据耗用集合接收所述数据信号，将所述数据信号写入所述第二数据耗用集合中，以及从所述第二数据耗用集合中读取所述数据信号，以便将所述数据信号发送到所述系统输出；以及
传送装置，用于将所述数据信号从所述第一数据耗用集合传送到所述第二数据耗用集合。
根据本发明，对所述第一数据耗用集合进行设计，以便将用于从所述第一数据耗用集合读取所述数据信号的读取请求包括在要传输到所述第二数据耗用集合的所述数据信号中，对所述传送装置进行设计，以便与所述数据信号一起运送所述读取请求，并对所述第二数据耗用集合进行设计，以便接收所述读取请求，以便在所述第一和第二数据耗用集合之间进行同步。
因此，与已知系统相比且对于普通实施是十分令人惊讶地，通常，将第一数据耗用集合本地的读取请求传输到第二数据耗用集合，以便进行同步。
这提供了一种解决方案，同时相当容易实现，并且十分有效。更具体地，在两个集合之间的传送之后，可以将传输的读取请求用作第二数据耗用集合中的写入请求。
另外，可以设计实现在数据耗用集合任一个中的单一控制逻辑，以驱动第一数据耗用集合中的读取请求。这可以基于存在于两个集合的控制信号中的输入以及对最大产生等待时间的认识。
数据传送系统最终可以表示为唯一数据耗用集合，具有考虑了内部的各种本地等待时间的全局等待时间，即，合成“黑盒子”。
特别地，在优选实施例中，每个数据耗用集合均包括FIFO和LVDS单元，数据传送系统可以具有有着与整个系统的等待时间相同的等待时间的唯一FIFO的性能。
术语“耗用”表示对所接收到的数据进行处理或存储的使用，涉及输入和输出之间的延迟的引入。
术语“数据信号”通常用于由第一集合接收到的、在第一和第二集合之间传送的、以及从第二集合输出的信号。实际上，这些信号涉及相同的内容、实质上具有传输功能的数据传送系统。但是，可以改变这些数据信号在每个步骤的形式，实际上，有利的是对其进行修改。
具体地，优选地，将在第一和第二集合之间传送的数据信号组合在一起，以便在集合之间产生有限数量的路径。这可以改进传送速度和效率。另一方面，有利地，在从第二集合传输数据信号之前，取消数据信号的组合，从而获得所需的信号分配。
总之，为了简洁和简单，在本公开中使用了相同的术语“数据信号”。
优选地，数据传送系统包括延迟装置，用于对从所述第一数据耗用集合中读取的所述数据信号对所述第二数据耗用集合的写入进行延迟。有利地，所述延迟装置包括第一和第二LVDS单元，分别位于所述第一数据耗用集合(10)中读取所述数据信号(SGNL0)的下游处和所述第二数据耗用集合(20)中写入所述数据信号(SGNL0)的上游处。
优选地，
所述第一数据耗用集合设计用于使用相同的第一时钟来将所述数据信号写入所述第一数据耗用集合中，以及从所述第一数据耗用集合中读取所述数据信号；
而所述第二数据耗用集合设计用于使用第二写入时钟来将所述数据信号写入所述第二数据耗用集合中，使用第二读取时钟来从所述第二数据耗用集合中读取所述数据信号。
因而，有利地，第二写入时钟源自借助于所述传输过来的读取请求的所述第一时钟。
在优选实施例中，所述数据传送系统包括控制单元，所述控制单元仅包括在所述第一和第二数据耗用集合之一中，所述控制单元设计用于控制所述第一数据耗用集合中的所述读取请求的执行。
在第一有利实施例中，此控制单元位于所述集合之一中，所述控制单元包括在所述第一数据耗用集合中，以及所述第二数据耗用集合和传送装置设计用于将与所述第二数据耗用集合中的填充状态有关的信息传送到所述控制单元。
典型地，此信息是与第二数据耗用集合的“满”和/或“几乎满”状态有关的信号。有利地，则控制单元接收关于第一数据耗用集合内部的排空状态的信息。
在第二有利实施例中，此控制单元位于所述集合之一中，控制单元包括在所述第二数据耗用集合中，以及所述第一数据耗用集合和传送装置设计用于将与所述第一数据耗用集合中的排空状态有关的信息传送到所述控制单元。
典型地，此信息是与第一数据耗用集合的“空”和/或“几乎空”状态有关的信号。有利地，则控制单元接收关于第二数据耗用集合内部的填充状态的信息。
在格外有用的实施例中，第一和第二数据耗用集合分别包括第一和第二FIFO存储器。
在替换实施例中，其它类型的硬件模块也可用于数据耗用集合中，产生和/或开发数据。
在有利实施例中，所述数据传送系统包括包括所述第一数据耗用集合在内的媒体接入控制层、以及包括所述第二数据耗用集合在内的物理层。
另外，有利地，所述第二数据耗用集合用于向射频前端发送所述数据信号，尽管其它应用也可能是值得注意的。
特别地，特定应用是专业摄像机，如电视摄像机，能够向广播系统无线地传输视频流(可能是高清晰的)。
特别地，可以利用如Wimax(由IEEE 802.16定义)等标准技术来执行无线传输。
本发明的另一目的是一种数据耗用集合，要用作根据本发明任一实施例的数据传送系统中的第一或第二数据耗用集合。
这样的数据耗用集合具有与所传输的读取请求的特定使用(或者用于发送(第一集合)、或者用于接收和使用以便进行同步(第二集合))相关联的特征。
本发明还涉及一种FPGA，其特征在于包括根据本发明任一实施例的第一或第二数据耗用集合。
还能够以其它组件实现第一和第二集合，例如，ASIC(“特定用途集成电路”)。
本发明的另一目的是一种光学传输组件，其特征在于包括根据本发明任一实施例的第一或第二数据耗用集合。
在与之相对应的实现中，可以使用光学物理层来代替本描述中详细描述的无线物理层，利用通过光纤的传输来代替第二集合的无线传输。


参考附图，通过以下决非限制性的实施例和执行实例，将更好地理解和描述本发明。
图1是根据本发明的数据传送系统的方框图2示出了图1的数据传送系统的第一实施例；
图3示出了图1的数据传送系统的第二实施例；
图4以全局黑盒子的方式示出了从图2的第一实施例或图3的第二实施例中得到的数据传送系统的功能性。
具体实施例方式
普通字母符号配上数字(例如，“FIFO1”)表示特定模拟对象(如，FIFO)，被指明为特定项目(这里，第一数据耗用集合)，对应于数据传送系统的相关实体(第一集合1，第二集合2，传送路径0)。
另外，下标字母“A”和“B”可以用于指明类似通用对象用于第一或第二实施例。
此外，在所述实施例中，相同参考符号表示相同实体。
数据传送系统1(图1)用于在系统输入31和系统输出32之间传送数据信号SGNL。所述系统1包括第一数据耗用集合10和第二数据耗用集合20，以及在集合10和20之间的数据传送路径30。
第一集合10用于从输入31、以输入形式SGNL1相继接收数据信号SGNL，在信号写入之后将其保存在内部，并在读取之后，以传送形式SGNL0将其提供到传送路径30，以便传输到第二集合20。同样地，第二集合20用于从第一集合10相继接收数据信号SGNL0，在信号写入之后将其保存在内部，并在读取之后，以输出形式SGNL2将其提供到输出32。
另外，第一集合10和第二集合20分别包括延迟单元15和25，能够以所需方式延迟从第一集合10读取数据信号SGNL0和将其写入到第二集合20之间的时间段(可以包括在第一集合10中读取、传送本身和/或写入第二集合20)。为了同步，这提供了灵活工具。
数据传送系统1的特殊特征在于利用数据信号SGNL0，将在第一集合10中内部使用的、用于触发对要传送的数据信号SGNL0的读取的读取请求rd_req1传输到第二集合20。因此，第一集合10和传送路径30适用于这种额外传输，同时第二集合20能够利用所接收的读取请求rd_req1在集合10和20之间进行同步。即，可以将这些接收到的读取请求rd_req1用作第二集合20中的写入请求wr_req2。
此同步依靠属于数据传送系统1的控制单元CTRL，这里，并未出现在集合10或20中(图1)。此控制单元CTRL负责使用来自第一和第二集合10和20的控制信号来适当控制第一集合10中的读取请求rd_req1的执行。在优选实施方案中，所使用的控制信号包括第一集合10中的排空状态(“空”、“几乎空”)以及第二集合20中的填充状态(“满”、“几乎满”)。因此，可以执行用于将数据信号SGNL0写入第二集合20的极精确定时。
实际上，可以将控制单元CTRL均分为两个控制子单元，分别位于集合10和20中。但是，在优选实施例中，其是唯一的单元，包括在集合10和20之一中。由于集中控制，这实现了更大的简化和效率增加。
现在，将在两个特定实施例中描述图1的数据传送系统1，在所述两个实施例中，唯一控制单元CTRL分别实现在第一集合10和第二集合20中，作为形成控制逻辑单元的硬件模块。
在第一实施例(图2)中，第一数据耗用集合10(标注为10A)是第一FPGA，包括第一FIFO(标注为FIFO1)和作为第一FIFO下游的第一LVDS单元(标注为LVDS1)。另一方面，第二数据耗用集合20(标注为20A)是第二FPGA，包括第二FIFO(标注为FIFO2)和作为第二FIFO上游的第二LVDS单元(标注为LVDS2)。控制单元CTRL(标注为CTRL1)实现在第一集合10中。以简化为FPGA接口(标注为IFA)的形式来表示传送路径30。
FIFO组件FIFO1和FIFO2的每一个均具有读取端口侧和写入端口侧，能够以各自单独的时钟进行使用。因此，能够改变数据耗用集合10或20内部的时钟域。这些端口的每一个均能够在其时钟域上产生以下状态信号
-“空”(读取端口侧)，表示存储器为空，
-“几乎空”(读取端口侧)，表示存储器几乎为空，可以根据预定数量的字(标注为“word_number”)产生，
-“word_number”(读取端口侧)，
-“满”(写入端口侧)，表示存储器已满，
-“几乎满”(写入端口侧)，表示存储器几乎已满，可以根据“word_number”参数产生，以及
-“word_number”(写入端口侧)。
因此，参数“word_number”可以产生两次，针对每个时钟域。
通常，状态信号具有3个周期的等待时间。例如，当读取FIFO的最后一个字时，这表示向控制单元CTRL1通知在声明为“1”的读取请求rd_req(即，高电平有效信号)之后FIFO仅3个周期为空。
在本实施方式(图2)中，集合10的组件FIFO1以同一个时钟域得到使用，所述时钟域对应于相同的第一时钟(标注为clk1)，并用于写入(wr_clk1)以及读取(rd_clk1，与wr_clk1相同，写入和读取端口是同步的)。相反，利用两个时钟域来实现集合20的组件FIFO2，所述两个时钟域分别对应于第二写入时钟wr_clk2和第二读取时钟rd_clk2。
在特定实施例中，第一FPGA(传输)对应于MAC层，具有由本机CPU(“中央处理单元”)提供的自身的时钟clk1，而第二FPGA(接收)对应于PHY层，必须使用另一时钟rd_clk2，以便进行RF传输。
在操作时，在传输侧(集合10)，独占硬件(proprietary hardware)利用FIFO1的写入端口将其数据存储在FIFO1组件中，在接收侧，独占硬件利用FIFO2的读取端口从FIFO2组件接收其数据。在解释实例中，相关输入数据信号SGNL1(作为wr_data到达)以及输出数据信号SGNL2(作为rd_data离开)包括199个信号(每个信号可以是比特)。
在通过LVDS单元LVDS1和LVDS2的传送之后，将传输FIFO1组件的读取请求rd_req1插入用于传送的数据，并且用作接收FIFO2组件的写入请求wr_req2。在解释实例中，在这两个单元之间传送的数据信号SGNL0由20×2LVDS信号构成，包括额外一对针对读取请求rd_req1的信号(差分信号对用于LVDS信号的高频传送，例如，利用RS-232标准数据接口；另外，因数10应用于针对LVDS处理的数据)。此外，针对时钟数据，还传输特定LVDS信号，在解释实例中，是2个提供如下得到的频率的LVDS信号
Frd_clock1×10/a
其中，Frd_clock1是用于读取组件FIFO1的时钟频率，而a是预定整数系数(由用户提出，使传输更容易)。根据这些信号，在接收时再生时钟clk1。
在优选实施例中，按照以下描述设置组件FIFO2的“几乎满”信号(标注为wr_almost_full2)。这能够具有有效控制逻辑码，并保持完全带宽。如下得到所应用的规则
wr_almost_full2＝＝“1”when wr_word_nb2＞＝
(word_depth2-fifo_latency2-propagation_delay-resync_latency)
else wr_almost_full2＝＝“0”
其中
-word_depth2是接收组件FIFO2可以存储的最大字数；
-fifo_latency2是更新“almost_full2”信号的周期数；
-propagation_delay是通过LVDS信号传输数据的传播时间，上舍入到最近的周期数；
-resync_latency是锁存来自接收组件FIFO2的“满”和“几乎满”信号所需的周期数(再同步等候时间)；以及
-wr_word_nb2是在接收组件FIFO2处写入的字数。
建立时间是下一时钟计数之前的最小延迟，而保存时间是在时钟计数之后、必须将信号保持在相同级别期间的持续时间。必须考虑建立和保存时间。
如果传播时间不是时钟周期的倍数(则未考虑建立和保存时间)。需要进行信号的时间域的改变。在LVDS传送的情况下，如果两个FPGA之间的距离并不远，则考虑建立和保存时间，并且可以考虑针对FIFO2组件的写入时钟wr_clk2与针对FIFO1组件的读取时钟(也是写入时钟)clk1相同。即，resync_latency值为0。
利用此配置，接收FIFO2组件的“几乎满”信号almost_full2可以直接用于驱动传输FIFO1组件的读取请求信号rd_req1。
在此处理期间，如果在一个特定时刻包括在接收FIFO2组件中的字数等于
(word_depth2-fifo_latency2-propagation_delay-resync_latency)并且如果总是准备好要从传输FIFO1组件中传输出的字，则控制单元CTRL1在传输FIFO1组件处产生多个连续的读取请求rd_req1，等于
(fifo_latency2+propagation_delay+resync_latency)
因为这是使几乎满信号wr_almost_full2在接收FIFO2组件处设为“1”所需的时间。当wr_almost_full2信号设为“1”时，控制单元CTRL1必须在如下得到的周期数期间等待
(fifo_latency2+propagation_delay+resync_latency)
处于先前在传输FIFO1组件处声明的读取请求rd_req1和检验接收FIFO2组件处的“满”信号之间。在此周期数之后，并且如果“满”信号保持设为“0”，则控制单元CTRL1可以在一个周期内将读取请求信号rd_req1设为“1”。
因此，如下得到硬件控制逻辑
　　if((almost_full2＝“0”)and(almost_empty1＝“0”))or　　 ((almost_full2＝“0”)and(empty1＝“0”)and(wait_cnt1＝　　 “0”))or　　 ((almost_empty＝“0”)and(full2＝“0”)and(wait_cnt2＝　　 “0”))then　　 rd_req＝＝“1”；　　 wait_cnt1＝＝fifo_latency1；　　 wait_cnt2＝＝fifo_latency2+propagation_delay+resync_lat　　 ency；　　else　　 rd_req1＝＝“0”；<!-- SIPO <DP n="10"> --><dp n="d10"/>　　 if wait_cnt1/＝“0”then　　 wait_cnt1＝＝wait_cnt1-1；　　 end if；　　　if wait_cnt2/＝0then　　 wait_cnt2＝＝wait_cnt2-1；　　 end if；　　end if，
其中
-符号“/＝”代表不等于(≠)，
-almost_empty1是针对传输FIFO1组件的“几乎空”信号，
-empty1是针对传输FIFO1组件的“空”信号，
-full2是针对接收FIFO2组件的“满”信号，
-wait_cnt1是针对传输FIFO1组件的等待计数器，
-wait_cnt2是针对接收FIFO2组件的等待计数器，
-fifo_latency1是针对传输FIFO1组件的等待时间，以周期数为单位，
-以及fifo_latency2是针对接收FIFO2组件的等待时间，以周期数为单位。
在解释实例中，LVDS等待时间如果是2个周期，则FIFO2等待时间fifo_latency2是3个周期，FIFO1等待时间fifo_latency1是1个周期，则再同步等待时间resync_latency等于零(因为FPGA关闭)，并且针对FIFO1或FIFO2组件，FIFO字深度word_depth1或word_depth2分别是20个字。
则，如下得到针对FIFO1组件的“几乎空”信号almost_empty1
当rd_word_nb1＜＝“1”时，almost_empty1＝＝“1”，否则，almost_empty1＝＝“0”，
其中，rd_word_nb1是在传输组件FIFO1中读取的字的数量，并且如下得到针对FIFO2组件的“几乎满”信号almost_full2
当wr_word_nb2＞＝“15”时，almost_full2＝＝“1”，否则，almost_full2＝＝“0”。
在第二实施例(图3)中，第一和第二FPGA与前述第一实施例的FPGA类似。因此，第一和第二FPGA分别包括第一和第二数据耗用集合(标注为10B和20B)，所述数据耗用集合包括类似的第一和第二FIFO(分别是FIFO1和FIFO2)以及第一和第二LVDS单元(分别是LVDS1和LVDS2)，并且通过接口IFB互相连接。然而，这里，控制单元CTRL(标注为CTRL2)实现在第二集合20中。
与前一解决方案相比，对此解决方案兴趣较少，因为更多信号可以改变时钟域。
第一和第二实施例(图2和3)实现了与唯一FIFO(图4)相同的性能，具有与整个系统的等待时间相同的等待时间(将FPGA之间的接口标注为IF，并且作为用于在图上分割系统的线)，并且服从于全局写入和读取请求(分别标注为wr_req和rd_req)。则在此合成系统中，通过表1中示出的结果得到全局等待时间(即，输入请求信号和输出状态信号之间的等待时间)。
表1-整个数据传送系统1的全局等待时间
本处理考虑了从传输FIFO1组件中读取数据的请求与更新接收FIFO2组件的状态信号更新之间的总传播延迟。程序员可以利用每个状态信号定时来使硬件控制逻辑最优化。
权利要求
1、一种用于在系统输入(31)和系统输出(32)之间传送数据信号(SGNL)的数据传送系统，所述系统(1)包括
第一数据耗用集合(10)，用于从所述系统输入(31)接收所述数据信号(SGNL1)，将所述数据信号写入所述第一数据耗用集合(10)中，以及从所述第一数据耗用集合(10)中读取所述数据信号，以便将所述数据信号(SGNL0)发送到第二数据耗用集合(20)；
所述第二数据耗用集合(20)，用于从所述第一数据耗用集合(10)接收所述数据信号(SGNL0)，将所述数据信号写入所述第二数据耗用集合(20)中，以及从所述第二数据耗用集合(20)中读取所述数据信号(SGNL2)，以便将所述数据信号发送到所述系统输出(32)；以及
传送装置(30)，用于将所述数据信号(SGNL0)从所述第一数据耗用集合(10)传送到所述第二数据耗用集合(20)，
其特征在于对所述第一数据耗用集合(10)进行设计，以便将用于从所述第一数据耗用集合(10)读取所述数据信号的读取请求(rd_req1)包括在要传输到所述第二数据耗用集合(20)的所述数据信号(SGNL0)中；对所述传送装置(30)进行设计，以便与所述数据信号(SGNL0)一起运送所述读取请求(rd_req1)；以及对所述第二数据耗用集合(20)进行设计，以便接收所述读取请求(rd_req1)，以便在所述第一和第二数据耗用集合(10、20)之间进行同步。
2、根据权利要求1所述的数据传送系统(1)，其特征在于所述数据传送系统包括延迟装置(15、25)，用于对从所述第一数据耗用集合(10)中读取的所述数据信号(SGNL0)对所述第二数据耗用集合(20)的写入进行延迟。
3、根据权利要求2所述的数据传送系统(1)，其特征在于所述延迟装置(15、25)包括第一和第二低压差分信令单元(LVDS1、LVDS2)，分别位于所述第一数据耗用集合(10)中读取所述数据信号(SGNL0)的下游处和所述第二数据耗用集合(20)中写入所述数据信号(SGNL0)的上游处。
4、根据前述权利要求之一所述的数据传送系统(1)，其特征在于所述第一数据耗用集合(10)设计用于使用相同的第一时钟(clk1)来将所述数据信号(SGNL1)写入所述第一数据耗用集合(10)中以及从所述第一数据耗用集合(10)中读取所述数据信号(SGNL0)；而所述第二数据耗用集合(20)设计用于使用第二写入时钟(wr_clk2)来将所述数据信号(SGNL0)写入所述第二数据耗用集合(20)中，使用第二读取时钟(rd_clk2)来从所述第二数据耗用集合(20)中读取所述数据信号(SGNL2)。
5、根据权利要求4所述的数据传送系统(1)，其特征在于所述第二写入时钟(wr_clk2)源自借助于所述传输过来的读取请求(rd_req1)的所述第一时钟(clk1)。
6、根据前述权利要求之一所述的数据传送系统(1)，其特征在于所述数据传送系统包括控制单元(CTRL1、CTRL2)，所述控制单元仅包括在所述第一和第二数据耗用集合(10、20)之一中，所述控制单元设计用于控制所述第一数据耗用集合(10)中的所述读取请求(rd_req1)的执行。
7、根据权利要求6所述的数据传送系统(1)，其特征在于所述控制单元(CTRL1)包括在所述第一数据耗用集合(10)中，以及所述第二数据耗用集合(20)和传送装置(30)设计用于将与所述第二数据耗用集合(20)中的填充状态有关的信息传送到所述控制单元(CTRL1)。
8、根据权利要求6所述的数据传送系统(1)，其特征在于所述控制单元(CTRL2)包括在所述第二数据耗用集合(20)中，以及所述第一数据耗用集合(10)和传送装置(30)设计用于将与所述第一数据耗用集合(10)中的排空状态有关的信息传送到所述控制单元(CTRL2)。
9、根据前述权利要求之一所述的数据传送系统(1)，其特征在于所述第一和第二数据耗用集合(10、20)分别包括第一和第二FIFO存储器(FIFO1、FIFO2)。
10、根据前述权利要求之一所述的数据传送系统(1)，其特征在于所述数据传送系统包括包括所述第一数据耗用集合(10)在内的媒体接入控制层；以及包括所述第二数据耗用集合(20)在内的物理层。
11、根据前述权利要求之一所述的数据传送系统(1)，其特征在于所述第二数据耗用集合(20)用于向射频前端发送所述数据信号。
12、一种数据耗用集合(10)，其特征在于所述数据耗用集合被设计用作根据权利要求1到11之一所述的数据传送系统(1)中的所述第一数据耗用集合。
13、一种数据耗用集合(20)，其特征在于所述数据耗用集合被设计用作根据权利要求1到11之一所述的数据传送系统(1)中的所述第二数据耗用集合。
14、一种现场可编程门阵列(FPGA1、FPGA2)，其特征在于包括从权利要求12的所述第一数据耗用集合(10)和权利要求13的所述第二数据耗用集合(20)中选择的数据耗用集合(10、20)。
15、一种光学传输组件，其特征在于包括从权利要求12的所述第一数据耗用集合(10)和权利要求13的所述第二数据耗用集合(20)中选择的数据耗用集合(10、20)。
全文摘要
本发明涉及一种用于在系统输入(31)和系统输出(32)之间传送数据信号的数据传送系统(1)及相关产品。系统包括第一数据耗用集合(10)，用于从系统输入接收数据信号(SGNL1)，将数据信号写入其中，以及读取出数据信号，以便将数据信号发送到第二数据耗用集合(20)；第二数据耗用集合，用于接收数据信号(SGNL0)，将数据信号写入其中，以及读取出数据信号(SGNL2)，以便将数据信号发送到系统输出；以及传送装置(30)，用于将数据信号从第一数据耗用集合传送到第二数据耗用集合。第一集合将用于从第一数据耗用集合读取数据信号的读取请求(rd_req1)包括在要传输的数据信号。传送装置与数据信号一起运送这些读取请求，并且由第二集合接收，以便在第一和第二集合之间进行同步。应用于RF发射机和光学组件。
文档编号H04L7/00GK1805330SQ200510137598
公开日2006年7月19日 申请日期2005年12月30日 优先权日2005年1月13日
发明者卢多维克·让娜, 帕特里克·方丹, 雷诺·多尔 申请人:汤姆森许可贸易公司