专利名称：用于使用存储器体系结构的主小区搜索的相关器的制作方法
技术领域：
本发明涉及移动终端，具体涉及主小区搜索中使用的相关器。
技术背景UMTS无线电信号中的基本时间单位是IO毫秒(ms)的无线帧， 将该无线帧划分为15个时隙，每个时隙为2560个码片。从小区(或 基站)至UMTS接收机的UMTS无线电信号是"下行链路信号"，而 将沿相反方向的信号称为"上行链路信号"。全球移动电信系统(UMTS)宽带码分多址(WCDMA)标准的 物理层使用码片速率为3.84Mcps的直接序列扩频(DSSS)调制。频 分复用(FDD)模式通过分离的频带来承载上行链路信道和下行链路 信道，每个频带为5MHz。由于该模式与时分双工(TDD)模式相比 可以支持更大的用户数，因此该模式典型地用于大型室外小区。在 TDD模式中，在不同时隙期间传输共享相同的上行链路和下行链路信 道。TDD模式并不支持于FDD模式同样多的用户，因此，TDD模式 更适合于较小的小区。TDD模式与FDD模式相比也更适合于承载不 对称业务。UMTS网络中的接收机(例如CDMA移动接收机)所执行的一 个重要过程是小区搜索操作。典型地，通过被合并为接收机的一部分 的小区搜索系统来执行小区搜索。在接收机通电之后激活小区搜索系 统，以确定与该接收机所位于的小区相关的同步信息。小区搜索操作 是三级过程。也就是说，小区搜索系统执行时隙同步(主同步)、帧同 步以及扰码组确定(辅同步)、以及扰码确定。在加电之后，移动终端(MT)必须在语音/数据通信可以开始之 前，执行多个操作。首先，接收机需要实现自动增益控制(AGC)，以縮放接收的信号功率并避免模数转换器处的限幅。首先可以在同步 信道(SCH)上执行该过程，随后一旦捕获了小区的扰码，则可以使用解扰的公共导频信道(CPICH)。然后，该接收机需要捕获定时同步。可以从SCH信道实现定时同 步。MT搜索该MT可以发现的最强的SCH信号，该信号确定了该 MT将发起与哪个小区之间的通信。由于SCH信道是周期性的，因此 该接收机可以与主SCH进行相关，以得到定时误差。基于该信道，该 接收机可以实现码片同步、符号同步以及时隙同步。主SCH承载对于该系统中的所有小区而言相同的信号。辅SCH 对于每个小区而言是不同的，并且承载每个帧重复的辅同步码(SSC) 的模式。 一旦MT接收到该序列，则该MT将具有帧同步。在执行小区搜索中，小区搜索系统访问所接收的无线信号的同步 信道(SCH)以及公共导频信道(CPICH)。 SCH是由主SCH和辅SCH 构成的复合信道。在每个时隙内，主SCH指定主同步码(PSC)。然 而，主SCH仅仅在每2560码片时隙的前256个码片期间包含数据。 已知的是，"码片"或"码片速率"指示CDMA通信系统中的扩频码 的速率。此外，该模式标识了当前小区的扰码属于哪个扰码组。存在64 个扰码组，每组包含八个扰码。 一旦MT确定了当前小区的扰码组， 则对当前小区的扰码的搜索将被縮小到该组中的八个码。用于基于载波的接收机的典型捕获过程如下1. 主小区搜索2. 辅小区搜索3. 扰码确定4. 多径搜索5. 解调器(finger)分配6. 码跟踪和自动频率控制(AFC)环路锁定7. 解调器输出的最大比合并(MRC)8. 获得接收机锁定，可以将数据发送至上层 该捕获过程是长期和复杂的，并且可能占用数秒的时间来完成。解决的问题在于如何实现用于3G WCDMA接收机中的主小区搜 索处理的第二级的面积优化的相关模块。该主小区搜索处理的第一级 包括对16个成一排的连续采样进行相关，并且每16个码片产生相关 输出。因此，对于第一级相关器的存储需求是，针对给定的相关，该 相关器每次仅需要存储16个码片，这是相对容易实现的。即使对于每 码片使用4个采样的接收机而言，该存储需求仍然是仅256个采样， 并且该采样是连续的釆样。这意味着该第一级相关器在连续的采样组 到达时对其进行处理。在第二级的处理中的每次相关也需要16个码片。然而，由于3G CDMA标准中使用的分级戈莱码(Golaycode)的特性，该16个码片 中的每个码片之间相隔16个码片。因此，对于每个码片使用4个采样 的接收机而言，仍然需要处理256个码片，但是该码片不是连续定位 的。相反地，给定的相关需要相隔16*4=64个釆样的265个码片。为 了存储给定的第二级相关所需要的所有采样，接收机将需要具有1024 个位置的抽头延迟线(相隔16码片的16个码片是256个码片，每码 片4个采样是1024个采样)。现有技术使用了基于寄存器的设计来实 现该第二级相关。由于该寄存器的数量消耗了 ASIC上的大量管芯 (die)空间，因此该寄存器的数量(例如1024)在ASIC设计中是不 实用的。因此，更有效的面积优化的方法将是有益的。发明内容本发明是用于3G WCDMA接收机的主小区搜索处理中使用的相 关器的第二级的体系结构。所使用的体系结构是基于存储器的，并且 使得该设计在ASIC上可用的管芯空间方面是面积优化的。本发明使用一种基于存储器的方法，这是因为，对于给定数量的 位置，存储器比寄存器更有效。然而，双端口RAM存储器模块的特性 意味着，在给定的时钟周期内可执行的存储器读/写的数量被限制为每 周期一次读和一次写。由于这使得在该接收机的每码片32个时钟周期 的限制内不能迸行能够完成全部处理的足够的读和写，因此这给该模 块的设计提出了一些挑战。对该体系结构添加了多个特性，用于在每个时钟周期使用单个读和单个写，以便在每码片32个时钟周期内完成 所期望的处理。描述了一种设备，包括用于接收来自第一级相关器的输入数据的 第二级相关器，其中所述第二级相关器使用存储器体系结构。还描述了一种用于对数据执行第二级相关的方法，包括复位读指针和写指 针，交替地将输入数据多路复用至一对存储寄存器中的一个存储寄存 器，链接该对存储寄存器的内容，根据写指针将所链接的内容写入存 储器，根据读指针将所链接的内容从存储器输出至读寄存器，更新该 读地址指针以及更新该写地址指针。
根据结合附图进行理解的以下详细说明，将最佳地理解本发明。 该附图包括以下简要描述的图示，其中该图示上的相似的数字表示相 似的元素。图1是小区搜索处理的最高级框图；图2是本发明的体系结构的框图；图3是根据本发明的原理的用于存储器的读/写指针使用的一个 实施例；图4是根据本发明的原理的流程图。
具体实施方式
小区搜索是在移动终端中执行的。现在参照图l，图l是小区搜索 处理的最高级框图，本发明包括在主小区搜索的第二级中使用的相关 器125、 130，这些相关器接收来自该主小区搜索的第一级相关器105、 110的实输入115和虚输入120。将第一级主小区搜索相关器105、 IIO的 输出输入至第二级相关器125、 130。将第二级相关器125、 130的输出 输出至非相干合并器135，该非相干合并器135向帧缓冲器140提供输 入。帧缓冲器140提供小区搜索的结果。图2是本发明的体系结构的框图。特别地，图2是用于主小区搜索 的第二级的本发明的相关器的体系结构。本发明的相关器使用存储器体系结构，该体系结构在ASIC上的管芯空间方面具有面积优化的优 点。图2中的存储器读/写地址产生模块235产生读/写指针值(也在图3 中示出)。本发明的第二级相关器123实际上是一对第二级相关器125、 130，这些相关器在功能上是相同的/等效的。该对第二级相关器125、 130之间的差别是第二级相关器中的每个相关器所接收的输入数据(实 数相对于虚数)。(图l所示的)第一级相关器的(实数和虚数的)相关输出到达图 2中的多路复用器205。这些采样每码片到达4次，并且交替地将这些釆 样多路复用至存储寄存器，先复用至低存储寄存器(storage—low—reg) 210，后复用至高存储寄存器(storagejiigh—reg) 215，然后继续交替。 基于稍后将更详细地描述的逻辑，在模块225处链接该低存储寄存器和 高存储寄存器的值(每个宽16比特)，以构成单个32比特的值，然后在 预定的时钟周期将该值写入存储器230。由于每时钟周期仅一个存储器 写的限制，因此使用该方法，将两个采样存储为一个值，该设计使得 针对每个给定的时钟周期能够将两个采样存储在存储器230中。此处存 储器230的使用节省了芯片管芯空间。现有技术的实施方式使用一组寄 存器而非存储器。然后从预定的位置将该值读出存储器，并存储到读寄存器 (read一reg) 240中。从此处开始，再次将该比特解析为与该比特相对 应的高位值和低位值，并将该比特处理为两个分离的采样。索引产生 器245产生PSC索弓1/序歹U。在模块255中，通过从read—reg240获取采样， 并根据存储的PSC序列模块250的符号,将该采样与coir一reg中的采样相 加或者从coir一reg中的采样减去该采样(也即如果PSC序列为+1，则增 加该值，如果PSC序列为-1，则减去该值)，来在没有面积密集的乘法 器的情况下执行相关。注意，存在16个corrjeg寄存器corrjeg0
至corr一reg0[3] 270a、 corr一regl
至corrj"eg1[3] 270b、 corrj:eg2
至 corr_reg2[3] 270c、以及corr一reg3
至corr—reg3[3] 270d。这是为了实 现在4个并行模块的每个模块中计算的4个同时的相关的存储和处理。 每组寄存器用于可用的32个时钟周期的8个时钟周期，每次仅使用一组 寄存器。通过多路复用器260， 265将模块255的输出多路复用至相关寄存器270a-270d。在加法器模块275中累加了用于给定相关的所有16个值之后，经由 多路复用器280将存储在corr—reg中的值传输至4个相应的corr—out寄存 器285a-285d中的一个寄存器。也就是说， corr—out
=corr—reg0
+corr_outl
+corr—reg2
+corr—reg3
285a。将coir—mu寄存器的输出多路复用到图l的非相干合并器135。还必 须获得coir—ou傳存器的内容的绝对值(abs)。在图2中未示出该模块， 但是该功能是在corr一out寄存器处或者在多路复用器290之后的附加模 块处执行的。表1中示出的伪码给出了关于该体系结构如何工作的更多细节。图 2的控制模块220协调和控制本发明的相关器的功能和组件。左边的数 字指示时钟周期。本发明的体系结构是基于每个采样32周期的时钟周 期结构的。 伪码 复位代码rp=3 //读指针-9比特数〃写指针-9比特数corr一reg
= 0 corr—out
= 0相关输出代码0corr_out
= corr—reg0
+ corr一regl[O] + corr_reg2
+ corr一reg3
= corr一reg0[1] + corr一regl[l] + corr一reg2[1] + corr一reg3〖1]1corr一out[2] = corrj:eg0[2〗+ corr—regl[2] + corr—reg2[2] + corr一reg3[2〗 corr一out[3〗=corr—reg0[3〗+ corr_regl[3〗+ corr一reg2[3〗+ corr_reg3[3〗采样输出代码 7samp—out = abs(corr一out[O])15samp一out = abs(corr一out[l])23samp一out = abs(corr_out[2])31samp一out = abs(corr一out[3])存储器输入/输出代码 0，16storage」ow一reg = samp jnstorage high—reg = samp—in memory write address = wpmemory data in = storage—high—reg concatenated with storagejow—reg wp— every clockread—reg = data—out from memory相关和存储器接口连接代码0update corr一reg3
and corr—reg3[l] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp1update corr一reg3[2] and corr一reg3[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp隱l rp = rp + 322.4.6.8update corr一reg0
and corr_reg0[l] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp3.5.7.9update corr一reg0[2] and corr一reg0[3〗with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3210.12.14.16update corr_regl
and corr一regl[l〗with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp11.13.15.17update corr一reg1[2] and corr一reg1[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3218.20.22.24update corr_reg2
and corr一reg2〖1] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp19.21.23.25update corr—reg2[2〗and corr一reg2[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3226.28.30update corr一reg3
and corr一reg3[1] with samples in read—reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is rp27.29.31update corr一reg3[2] and corr一reg3[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 if not clock cycle = 31rp = rp + 32 if clock cycle = 31卬=rp - 482该伪码的复位代码在任何其它处理开始之前初始化读指针(rp)和写指针(wp)，这些指针均为9比特数字。还初始化相关寄存器
(corr—reg)和相关输出寄存器(corr—out)。
该伪码的相关输出代码在时钟周期0中将corr—ont寄存器[O]和[l] 设置为corr—reg寄存器的内容，在时钟周期1中将corr—out寄存器[2]和[3] 设置为corr—reg寄存器的内容。
该伪码的采样输出代码在时钟周期7处提供coir—cmt
寄存器的绝 对值(abs)的输出采样(samp—out)。该伪码的采样输出代码在时钟 周期15处提供coir—out[l]寄存器的绝对值(abs)的输出采样
(samp—out)。该伪码的采样输出代码在时钟周期23处提供corr—out[2] 寄存器的绝对值(abs)的输出采样(samp一out)。该伪码的采样输出 代码在时钟周期31处提供corr一om[3]寄存器的绝对值(abs)的输出采 样(samp一out)。
在时钟周期0和16处，该伪码的存储器输入/输出代码将 storage—low—reg设置为输出采样(samp—in)。在时钟周期8和24处，该 伪码的存储器输入/输出代码将storage—high—reg设置为输出采样 (samp—in)。此外，在时钟周期8和24处，将存储器写地址设置为写指 针(wp),将该存储器地址数据设置为与storage—low—reg相链接的 storage一high一reg，然后递减写指针。在每个时钟周期处，将reacLreg 设置为来自根据存储器读/写地址产生模块235所产生的读地址的存储 器的data—out 。
该伪码的相关和存储器接口连接代码如下运行.*
在时钟周期0处，使用reacLreg中的高采样和低采样来更新 corr一reg3
和corr—reg3[1]。在提前两个时钟周期内将"读"地址写入 存储器，并且该"读"地址等于rp。
在时钟周期l处，使用reacLreg中的高采样和低采样来更新 corr—reg3[2]和corr—reg3[3]。在提前两个时钟周期内将"读"地址写入 存储器，并且该"读"地址等于rp-l。然后将该读指针递增32。
在时钟周期2、 4、 6和8处，使用read—reg中的高采样和低采样来更 新corr—reg0
和corr—reg0[1]。在提前两个时钟周期内将"读"地址写 入存储器，并且该"读"地址等于rp。在时钟周期3、 5、 7和9处，使用read—reg中的高采样和低采样来更 新corr一reg0[2]和corr一reg0[3]。在提前两个时钟周期内将"读"地址写 入存储器，并且该"读"地址等于rp-l。然后将该读指针递增32。
在时钟周期IO、 12、 14和16处，使用read—reg中的高采样和低采样 来更新corr一regl
和corr—regl[l]。在提前两个时钟周期内将"读"地 址写入存储器，并且该"读"地址等于rp。
在时钟周期ll、 13、 15和17处，使用read—reg中的高采样和低采样 来更新corr一regl[2]和corr—regl[3]。在提前两个时钟周期内将"读"地 址写入存储器，并且该"读"地址等于rp-l。然后将该读指针递增32。
在时钟周期18、 20、 22和24处，使用read—reg中的高采样和低采样 来更新corr一reg2
和corrj"eg2[1]。在提前两个时钟周期内将"读"地 址写入存储器，并且该"读"地址等于rp。
在时钟周期19、 21、 23和25处，使用read—reg中的高采样和低采样 来更新corr—reg2[2]和corr—reg2[3]。在提前两个时钟周期内将"读"地 址写入存储器，并且该"读"地址等于rp-l。然后将该读指针递增32。
在时钟周期26、 28和30处，使用read一reg中的高采样和低采样来更 新corr—reg3
和coir—reg3[1]。在提前两个时钟周期内将"读"地址写 入存储器，并且该"读"地址等于rp。
在时钟周期27、 29和31处，使用read一reg中的高采样和低采样来更 新corr—reg3[2]和corr—reg3[3]。在提前两个时钟周期内将"读"地址写 入存储器，并且该"读"地址等于rp-l。如果这并非时钟周期31，则将 该读指针递增32。如果这是时钟周期31，则将读指针递减482。
参照图3，将写指针(wp)初始化为值l，在每32个时钟周期期间 内递减两次(模512)。将读指针(rp)初始化为值3，在每32个时钟周 期内将该读指针递增32十五次，并在每32个时钟周期期间递减482 (512-30) —次。本发明中的双端口存储器及其使用类似于滑动窗口 或缓冲器，其中读指针和写指针在不同的时间对相同的存储器进行寻 址。也就是说，不存在所读的存储器位置与所写的存储器位置之间的 重叠。这是由于每个时钟周期仅存在一次读和一次写。如果采样/码片 的数量增加或减少，则读指针和写指针的索引以及增量值和减量值将变化。特别地，参照图3，图3描述了该示例中具有512个位置的双端口 存储器，每个位置为32比特，在复位时将写指针(wp)初始化为l， 并将读指针初始化为3。在第一个32时钟周期之后，写指针(wp)为 511，读指针(rp)为l。
现在参照图4，图4是本发明的第二级相关器的操作的流程图。在 步骤405处，交替地将采样多路复用到storage一reg—low和 storage—reg—high中。在步骤410处，将storage—reg—low禾卩storage—reg—high 的内容相链接，并根据存储器读/写地址产生模块235所指定的写指针 (wp)，将该内容作为单个值写入存储器。在步骤415处，在每个时钟 周期，根据存储器读/写地址产生器235所指定的读指针(rp)，将来自 存储器230的釆样输出至read—reg240中。在步骤420处，通过基于存储 在模块250中的PSC索引/序列的符号，将read—reg240的值加(+/-)到 相应的corr—reg270a-270d的值上，来执行相关。在步骤425处，在十六 次累加之后，经由加法器275和多路复用器280将corr—reg的值存储到相 应的corr—out 285a-285d寄存器中，从而有效地完成四个并行的相关。 在步骤430处，在corr—out 285a-285d寄存器处获得corr—out 285a-285d寄 存器中的值的绝对值(abs)，或者将corr—out 285a-285d寄存器多路复 用到绝对值模块(未示出)，然后输出相关值。
应当理解，可以以硬件、软件、固件、专用处理器或其组合的形 式(例如在移动终端、接入点或蜂窝网络中)实现本发明。优选地， 将本发明实现为硬件和软件的组合。此外，优选地将该软件实现为有 形地体现在程序存储设备上的应用程序。可以将该应用程序上载到包 括任何适当的体系结构的机器中，并由该机器执行该应用程序。优选 地，在具有诸如一个或多个中央处理单元(CPU)、随机存取存储器 (RAM)以及输入/输出(I/O)接口的硬件的计算机平台上实现该机 器。该计算机平台还包括操作系统和微指令代码。这里描述的各种过 程和功能可以是该微指令代码或者该应用程序(或其组合)的一部分， 并由操作系统来执行。此外，可以将各种其它外围设备与该计算机平 台相连，例如附加的数据存储设备和打印设备。
还应当理解的是，由于优选地以软件来实现附图中描述的一些部分系统组件及方法步骤，因此该系统组件(或过程步骤)之间的实际 连接可以根据对本发明进行编程的方式而不同。在给定这里的教导的 情况下，相关领域中的普通技术人员应当能够设计本发明的这些以及 类似的实施方式或配置。
权利要求
1、一种设备，包括用于接收来自第一级相关器的输入数据的第二级相关器，其中所述第二级相关器使用存储器体系结构。
2、 根据权利要求l所述的设备，其中所述第二级相关器包括一对第二级相关器，此外其中所述一对第二级相关器中的第一个第二级 相关器接收并处理实数值的输入数据，并且所述一对第二级相关器中 的第二个第二级相关器接收并处理虚数值的输入数据。
3、 根据权利要求2所述的设备，其中所述一对所述第二级相关 器中的每个第二级相关器在功能上是等效的。
4、 根据权利要求2所述的设备，其中所述一对所述第二级相关 器中的每个第二级相关器还包括第一多路复用器，用于接收数据；第一存储寄存器，用于接收和存储所述输入数据的第一单元； 第二存储寄存器，用于接收和存储所述输入数据的第二单元； 链接器，用于将输入数据的所述第一单元和输入数据的所述第二 单元相链接；存储器，用于接收和存储所述链接的输入数据； 读/写地址产生单元，用于产生用于所述存储器的读/写指针值；以及读寄存器，用于提取和存储所述链接的输入数据。
5、 根据权利要求4所述的设备，还包括用于将所述链接的输入数据解析为两个分离的数据单元的装置； 多个相关寄存器；加法器和符号改变器，用于通过如下之一来执行相关将所述解 析的数据加到所述多个相关寄存器中的一个相关寄存器中的数据上， 以及从所述多个相关寄存器中的一个相关寄存器中的数据减去所述解 析的数据；第二多路复用器，用于将来自所述加法器和符号改变器的输出多路复用至所述多个相关寄存器；第三多路复用器，用于将来自所述加法器和符号改变器的输出多路复用至所述多个相关寄存器；加法器，用于累加存储在所述多个相关寄存器中的相关值； 多个相关输出寄存器；第四多路复用器，用于将所述累加的相关值多路复用至所述多个 相关输出寄存器中的一个相关输出寄存器；第五多路复用器，用于从所述相关输出寄存器输出所述累加的相 关值；索引产生器，用于产生主同步码索引； 主同步存储单元，用于存储主同步序列；以及 控制单元，用于控制相关过程。
6、 根据权利要求5所述的设备，其中所述主同步单元使得所述 主同步序列可供所述加法器和符号改变器使用，以确定是将所述解析 的数据加到所述多个相关寄存器中的一个相关寄存器中的数据上，还 是从所述多个相关寄存器中的一个相关寄存器中的数据减去所述解析 的数据。
7、 根据权利要求4所述的设备，其中所述存储器是使用写指针 来写入并使用读指针来读出的双端口存储器。
8、 根据权利要求5所述的设备，其中所述相关寄存器同时处理 相关。
9、 根据权利要求5所述的设备，还包括用于对所述累加的相关 值执行绝对值功能的装置。
10、 根据权利要求1所述的设备，其中所述设备是移动设备。
11、 一种用于对数据执行第二级相关的方法，所述方法包括 复位读指针和写指针；交替地将输入数据多路复用至一对存储寄存器中的一个存储寄 存器；链接所述一对存储寄存器的内容； 根据所述写指针将所述链接的内容写入存储器；根据所述读指针将所述链接的内容从所述存储器输出至读寄存器；更新所述读地址指针；以及 更新所述写地址指针。
12、 根据权利要求11所述的方法，还包括.-清空多个相关寄存器；使用所述读寄存器中的数据来更新所述多个相关寄存器； 将累加的相关值存储在多个相关输出寄存器中；以及 对存储在所述多个相关输出寄存器中的所述累加的相关值执行 绝对值功能。
13、 根据权利要求12所述的方法，其中基于主同步码序列的符 号来执行使用读寄存器中的数据来更新所述多个相关寄存器的所述步 骤。
14、 根据权利要求13所述的方法，其中使用读寄存器中的数据来更新所述多个相关寄存器的所述步骤执行并行相关。
15、 根据权利要求12所述的方法，其中使用读寄存器中的数据来更新所述多个相关寄存器的所述步骤通过如下之一来执行相关将 所述读寄存器中的数据与存储在所述多个相关寄存器中的数据相加， 以及从存储在所述多个相关寄存器中的数据减去所述读寄存器中的数 据。
全文摘要
描述了一种设备，包括用于接收来自第一级相关器的输入数据的第二级相关器，其中所述第二级相关器使用存储器体系结构。描述了一种用于对数据执行第二级相关的方法，包括复位读指针和写指针，交替地将输入数据多路复用到一对存储寄存器中的一个存储寄存器中，链接该对存储寄存器的内容，根据该写指针将链接的内容写入存储器，根据该读指针将该链接的内容从该存储器输出至读寄存器中，更新读地址指针以及更新写地址指针。
文档编号H04L7/04GK101228703SQ200580051180
公开日2008年7月23日 申请日期2005年7月26日 优先权日2005年7月26日
发明者路易斯·罗伯特·利特温 申请人:汤姆森许可贸易公司