专利名称：箝位电路的制作方法
技术领域：
本发明涉及一种箝位电路(clamping circuit)，且特别是有关于一种用以回复视频信号(video signal)的直流位准的箝位电路。
背景技术：
在许多不同的应用系统中皆会对视频信号执行处理，包括电视、视频撷取设备、磁带录像机(video cassette recorder，VCR)以及摄录象机(camcorder)。当传送视频信号时，直流参考位准可能会遗失。因此，通常会将箝位电路设置于视频接收器(video receiver)中，用以将视频信号的直流位准回复为介于视频接收器的供应范围内的参考位准。
图1A所示为传统箝位电路10，具有耦合电容C1、两个电流源14与16以及比较器18。耦合电容C1接收将要被箝制的视频输入信号Vin。比较器18耦接于耦合电容C1与第二电流源16之间，透过耦合电容C1在正输入端接收视频输入信号Vin，并且在负输入端接收参考电压Vref，因而产生充电控制信号(charging control signal)。此外，电流源14耦接于耦合电容C1与接地点之间，且电流源16耦接于电源线Vcc与耦合电容C1之间，用以接收来自比较器18的充电控制信号。当接收视频输入信号Vin时，比较器18对视频输入信号Vin的振幅与参考电压Vref的振幅执行比较而产生充电控制信号至第二电流源16。例如，当交流耦合信号Vac小于参考电压Vref时，比较器18产生低位准状态(即逻辑“0”)的充电控制信号而导通电流源16，因而对耦合电容C1充电并且会拉高交流耦合信号Vac的位准。当视频输入信号Vin大于参考电压Vref时，电流源16为不导通且充电控制信号为高位准状态(即逻辑“1”)。电流源14为弱电流源(weak current source)，持续对耦合电容C1放电并且缓慢的降低视频输入信号Vin的位准。图1B与图1C分别视频输入信号Vin被箝位电路10箝制前后的波形图。比较图1B与图1C的波形便可发现，透过箝位电路10可将较低位准的视频输入信号Vin箝制为一既定参考电压位准Vref。
然而，传统箝位电路需要使用额外的电流源(例如用来对耦合电容充电的电流源16)，如此一来便会增加芯片占用的面积以及成本。
发明内容
有鉴于此，本发明提供一种箝位电路，用以回复视频信号的直流位准。
为实现上述发明目的，本发明提供了一种箝位电路包括耦合电容、锁存器、逻辑元件、充电开关以及定电流源。耦合电容包括第一端子，用以接收输入信号，以及第二端子，用以输出交流耦合信号。锁存器，耦接至第二端子，包括耦接至电源线的偏压电流源，用以分别根据交流耦合信号与参考电压于第一节点与第二节点产生第一输出信号以及第二输出信号。逻辑元件用以接收第一输出信号与第二输出信号，并根据第一输出信号与第二输出信号产生充电控制信号。充电开关耦接于第二端子与偏压电流源之间，透过充电控制信号可导通充电开关，使得偏压电流源的电流流向耦合电容，以拉高交流耦合信号的位准。定电流源耦接于第二端子与接地点之间。
本发明还提供了一种箝位电路，包括耦合电容、锁存器、逻辑元件、充电开关以及定电流源。耦合电容，包括第一端子，用以接收输入信号，以及第二端子，用以输出交流耦合信号。锁存器耦接至第二端子，包括偏压电流源、第一PMOS晶体管以及第二PMOS晶体管。偏压电流源耦接至电源线。第一PMOS晶体管，具有栅极，用以接收交流耦合信号，漏极，用以于第一节点处产生第一输出信号，以及源极，耦接至偏压电流源。第二PMOS晶体管，具有栅极，用以接收参考电压，漏极，用以于第二节点处产生第二输出信号，以及源极，耦接至偏压电流源，其中第一输出信号与第二输出信号根据交流耦合信号以及参考电压而产生。逻辑元件用以接收第一输出信号与第二输出信号，并根据第一输出信号与第二输出信号而产生充电控制信号。充电开关耦接于第二端子与偏压电流源之间，当交流耦合信号的位准小于参考电压的位准时，充电开关根据充电控制信号而导通，以使偏压电流源的电流流向耦合电容并且拉高交流耦合信号的位准。定电流源耦接于第二端子与接地点之间，定电流源持续对电容放电，以降低交流耦合信号的位准。
图1A为显示传统箝位电路的示意图。
图1B与图1C为分别显示视频输入信号Vin被箝位电路箝制前后的波形图。
图2显示根据本发明实施例所述的箝位电路的示意图。
图3A至第3C图显示在不同的状态下，图2中箝位电路的操作的示意图。
图4A显示根据本发明一实施例，图2中逻辑元件的示意图。
图4B显示根据本发明另一实施例，图2中逻辑元件的方块图。
图5显示图4B中预锁存电路的示意图。
图6显示图4B中RS正反器与反或逻辑闸的示意图。
图7显示图2中箝位电路的操作特性的波形图。
主要元件符号说明箝位电路10、200比较器18、40电流源14、16、210、214 RS正反器44预锁存电路41 锁存器204 反或逻辑闸43、47、48、49；端子201、202 节点203、205、501、503；逻辑元件206 重置开关212 时序元件216耦合电容C1 充电控制信号CP电流Ibias、Ileakage 充电开关S1 重置信号Reset；放大输出信号Ve、Vf 视频输入信号Vin电源线Vcc参考电压Vref交流耦合信号Vac；
PMOSMp1、Mp2、Mp3、Mp4NMOSMn1、Mn2、Mn3、Mn4、Mn5、Mn6；输出信号Q、Q’、VO+、VO-具体实施方式
为让本发明之上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下实施例图2显示根据本发明实施例所述的箝位电路200，包括耦合电容C1、锁存器204、逻辑元件206、充电开关S1以及定电流源210。耦合电容C1于端子201接收视频输入信号Vin并且于端子202输出交流耦合信号Vac。锁存器204耦接至端子202，包括两个PMOS晶体管Mp1与Mp2、两个NMOS晶体管Mn1与Mn2以及偏压电流源214。锁存器204根据交流耦合信号Vac于节点203处产生输出信号VO-，并根据参考电压Vref于节点205处产生输出信号VO+。PMOS晶体管Mp1具有一栅极，于端子202处耦接至定电流源210与耦合电容C1，用以接收交流耦合信号Vac，一源极，与晶体管Mp2的源极共同耦接至偏压电流源214，以及一漏极，耦接至NMOS晶体管Mn2的栅极，以于节点203处产生输出信号VO-。PMOS晶体管Mp2具有一栅极，用以接收参考电压Vref，以及一漏极，耦接至NMOS晶体管Mn1的栅极，以于节点205处产生输出信号VO+。NMOS晶体管Mn1与Mn2的源极共同耦接至接地点。偏压电流源214耦接于电源线Vcc与位于端子202处的充电开关S1之间。定电流源210耦接于接地点与位于端子202处的耦合电容C1之间。逻辑元件206接收输出信号VO-与VO+而产生充电控制信号CP至充电开关S1，其中充电开关S1耦接于偏压电流源214与位于端子202处的耦合电容C1之间。耦接于节点203与205之间的重置开关212由重置信号Reset所控制。重置信号Reset由具有振荡器(例如27 MHz振荡器)的时序元件216所提供，其中重置信号Reset用以激活箝位电路200的操作。例如，当解除重置信号Reset时(即逻辑“0”)，箝位电路200开始将交流耦合信号Vac的直流电位箝制为参考电压Vref的位准。相反的，当设定重置信号Reset时(即逻辑“1”)，重置开关212便会导通而将输出信号VO+与VO-箝制为相同的位准，以清除箝位电路200先前的状态。
图3A显示当解除重置信号Reset以及交流耦合信号Vac大于参考电压Vref时，箝位电路200的操作。当接收交流耦合信号Vac时，锁存器204根据交流耦合信号Vac与参考电压Vref而产生输出信号VO-与VO+。在此实施例中，由于交流耦合信号Vac大于参考电压Vref，因此节点203处的输出信号VO-为逻辑“0”，而节点205处的输出信号VO+为逻辑“1”。因此，NMOS晶体管Mn2为不导通，如此一来PMOS晶体管Mp2也为不导通。在此实施例中，晶体管Mn1与Mn2的栅极-源极电压分别被设定为“足够低”与“足够高”。
当接收输出信号VO-与VO+时，逻辑元件206根据输出信号VO-与VO+的位准而产生充电控制信号CP，并根据充电控制信号CP而使得充电开关S1为导通或不导通。例如，当输出信号VO-大于输出信号VO+时可透过设定充电控制信号CP而导通充电开关S1，而当输出信号VO-小于或等于输出信号VO+时可透过解除充电控制信号CP使充电开关S1为不导通。
图4A所示为本发明一实施例所述的图2中逻辑元件206的示意图。逻辑元件206包括比较器40，分别于正输入端与负输入端接收输出信号VO-与VO+，并且产生充电控制信号CP至充电开关S1。当重置信号Reset被设定时，比较器40的比较状态会被清除。当在重置信号Reset的解除期间接收输出信号VO-与VO+时，比较器比较输出信号VO-与VO+。在图3A的情况下，其中输出信号VO-小于输出信号VO+，充电控制信号CP通过比较器40而被解除(即逻辑“0”)，使得充电开关S1为不导通。
图4B显示根据本发明另一实施例所述的图2中逻辑元件206的示意图。图4B中的逻辑元件206包括预锁存电路(pre-latch circuit)41、RS正反器44以及反或逻辑闸43。预锁存电路41接收输出信号VO-与VO+以及重置信号Reset，以产生放大输出信号Ve与Vf。 RS正反器44接收放大输出信号Ve与Vf并产生反相信号Q至反或逻辑闸43。反或逻辑闸43接收反相信号Q以及重置信号Reset而产生放电控制信号CP至充电开关S1。
图5所示为图4A，图4B中预锁存电路41的示意图。预锁存电路41包括四个NMOS晶体管Mn3～Mn6以及两个PMOS晶体管Mp3～Mp4。NMOS晶体管Mn3具有一栅极，用以接收输出信号VO-，以及一漏极，用以于节点501处产生放大输出信号Ve。NMOS晶体管Mn4具有一栅极，用以接收输出信号VO+，以及一漏极，用以于节点503处产生放大输出信号Vf。 NMOS晶体管Mn5与Mn6的源极接收重置信号Reset，且NMOS晶体管Mn5与Mn6的漏极分别耦接至节点501与节点503。NMOS晶体管Mn5与Mn6的源极与NMOS晶体管Mn3与Mn4的源极共同耦接至接地点。PMOS晶体管Mp3具有一栅极，耦接至节点503，一源极，耦接至电源线Vcc，以及一漏极，耦接至节点501。PMOS晶体管Mp4具有一栅极，耦接至节点501，一源极，耦接至电源线Vcc，以及一漏极，耦接至节点503。
如图3A的假设，当解除重置信号Reset时，晶体管Mn5与Mn6为不导通。由于输出信号VO-与VO+分别为逻辑“0”与“1”，使得晶体管Mn1导通而将节点503处的放大输出信号Vf拉低至逻辑“0”，如此一来PMOS晶体管Mp3会被导通。因此，透过晶体管Mp3的漏极电流可将节点501处的放大输出信号Ve拉高至逻辑“1”，如此一来PMOS晶体管Mp4为不导通。
图6为图4B中RS正反器44与反或逻辑闸43的示意图，透过将反或逻辑闸47与48的输出信号Q’与Q分别提供至反或逻辑闸48与47的输入端，其中反或逻辑闸47的其中一个输入端接收放大输出信号Ve，且反或逻辑闸48的其中一个输入端接收放大输出信号Vf。反或逻辑闸49的一个输入端接收反或逻辑闸48的输出信号Q，而另一个输入端接收重置信号Reset，以产生充电控制信号CP。RS正反器44的操作整理于第1表，可以察觉的是，当信号Vf与Ve分别为逻辑“0”与“1”时，反或逻辑闸48的输出信号Q为逻辑“1”。当接收到反或逻辑闸48的输出信号Q时，反或逻辑闸49因而产生充电控制信号CP。反或逻辑闸49的操作整理于第2表中，其中当信号为逻辑“1”且重置信号Reset为逻辑“0”时，充电控制信号CP会透过反或逻辑闸49而被解除，因而使充电开关S1为不导通。
由于晶体管Mp2与Mn2以及充电开关S1为不导通，如图3A所示，偏压电流源214的电流Ibias直接流向接地点。因此，在解除重置信号Reset期间，当交流耦合信号Vac大于参考电压Vref时，耦合电容C1没有被充电；反之，定电流源210持续地使小漏电流Ileakage远离耦合电容C1，因而降低交流耦合信号Vac的位准。
图3B显示当解除重置信号Reset以及当交流耦合信号Vac小于参考电压Vref时，箝位电路200的操作。当接收交流耦合信号Vac时，由于交流耦合信号Vac小于参考电压Vref，因此节点203处的输出信号VO-以及节点205处的输出信号VO+会分别被拉至逻辑“1”与逻辑“0”。接下来，逻辑元件206设定充电控制信号CP至充电开关S1(即CP＝逻辑“1”)而导通充电开关S1。例如，在图4A所示的逻辑元件206中，由比较器40所产生的充电控制信号CP会被设定(即逻辑“1”)，以导通充电开关S1。
此外，在图4B与图5所示的预锁存电路41中，由于重置信号Reset为逻辑“0”，因此晶体管Mn5与Mn6为不导通。晶体管Mn3会被导通而将节点501处的放大输出信号Ve拉低至逻辑“0”，由于输出信号VO-与VO+分别为逻辑“1”与“0”，因此可导通PMOS晶体管Mp4。因此，透过晶体管Mp4的漏极电流，节点503处的放大器输出信号Vf会被拉高至逻辑“1”，因而使PMOS晶体管Mp3为不导通。从第1表可看出，当信号Vf与Ve分别为逻辑“1”与“0”时，反或逻辑闸43的输入信号为逻辑“0”。因此，根据第2表，当信号为逻辑“0”且重置信号Reset为逻辑“0”时，透过反或逻辑闸43可设定充电控制信号CP，因而导通充电开关S1。
当充电开关S1导通时，晶体管Mp1的栅极电压相同于其源极电压，因此PMOS晶体管Mp1为不导通。相同于交流耦合信号Vac的晶体管Mp2的源极电压小于其栅极处的参考电压Vref，如此一来，PMOS晶体管Mp2亦为不导通。因此，偏压电流源214的电流Ibias流向耦合电容C1，以对电容C1充电并且拉高交流耦合信号Vac的位准。同时，当定电流源210使小漏电流Ileakage远离耦合电容C1时，由于电流Ileakage远小于电流Ibias，因此交流耦合信号Vac的位准仍然会被拉高。
图3C为箝位电路200的重置操作。当设定重置信号Reset时(即重置信号Reset为逻辑“1”)，输出信号VO-与VO+的位准相同，以清除先前的箝制状态，且逻辑元件206(如图4A与图4B所示)解除充电控制信号CP以使充电开关S1为不导通。因此，偏压电流源214的电流Ibias会流向接地点(如第3C图所示)，而没有对耦合电容C1充电。
图7为图2的箝位电路200的操作特性的波形图，其中从图7中可以察觉，于解除重置信号Reset期间，输出信号VO+(在图中以实线表示)与VO-(在图中以虚线表示)被箝制为相同的位准。当解除重置信号Reset时，箝位电路开始将交流耦合信号Vac箝制为参考电压Vref的位准。当交流耦合信号Vac小于参考电压Vref时，充电控制信号CP会被设定，以导通充电开关S1，使得偏压电流Ibias流向耦合电容C1而对耦合电容C1充电。相反的，当交流耦合信号Vac大于参考电压Vref时，充电控制信号CP会被解除，使得充电开关S1不导通而无法对耦合电容C1充电。此时，定电流源210持续的使弱漏电流Ileakage远离电容C1，使得交流耦合信号Vac的位准下降。
根据本发明实施例，箝位电路包括锁存器，具有偏压电流源，用以对接收视频输入信号充电，因而箝制视频输入信号的直流位准。因此，在箝位电路中不需要外部电流源来拉高视频输入信号的位准，如此一来可降低芯片面积。再者，不同于传统箝位电路中，用以对耦合电容充电的电流源会根据视频输入信号的位准以及参考电压的位准而导通或不导通；在此实施例中偏压电流源永远为导通，且仅透过控制偏压电流源的流向，便可于必要时拉高视频输入信号的位准。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种箝位电路，其特征在于，包括一耦合电容，包括一第一端子，用以接收一输入信号，以及一第二端子，用以输出一交流耦合信号；一锁存器，耦接至上述第二端子，包括一偏压电流源，耦接至一电源线，用以根据上述交流耦合信号与一参考电压分别于一第一节点与一第二节点处产生一第一输出信号以及一第二输出信号；一逻辑元件，用以接收上述第一输出信号与第二输出信号，并根据上述第一输出信号与第二输出信号产生一充电控制信号；一充电开关，耦接于上述第二端子与上述偏压电流源之间，透过上述充电控制信号可导通上述充电开关，使得上述偏压电流源的电流流向上述耦合电容，以拉高上述交流耦合信号的位准；以及一定电流源，耦接于上述第二端子与接地点之间。
2.如权利要求1所述的箝位电路，其特征在于，上述锁存器还包括一第一PMOS晶体管，具有一栅极，用以接收上述交流耦合信号，一漏极，用以于上述第一节点产生上述第一输出信号，以及一源极，耦接至上述偏压电流源；以及一第二PMOS晶体管，具有一栅极，用以接收上述参考电压，一漏极，用以于上述第二节点产生上述第二输出信号，以及一源极，耦接至上述偏压电流源。
3.如权利要求2所述的箝位电路，其特征在于，上述锁存器还包括一第一NMOS晶体管，具有一栅极，耦接至上述第二节点，一漏极，耦接至上述第一节点，以及一源极，耦接至接地点；以及一第二NMOS晶体管，具有一栅极，耦接至上述第一节点，一漏极，耦接至上述第二节点，以及一源极，耦接至接地点。
4.如权利要求1所述的箝位电路，其特征在于，当上述交流耦合信号的位准小于上述参考电压的位准时，上述充电开关根据上述逻辑元件产生的上述充电控制信号而被导通。
5.如权利要求1所述的箝位电路，其特征在于，还包括一重置开关，耦接于上述第一节点与上述第二节点之间，上述重置开关由一重置信号所控制。
6.如权利要求5所述的箝位电路，其特征在于，设定上述重置信号期间，上述重置开关被导通，以将上述第一输出信号的位准与上述第二输出信号的位准箝制为相同。
7.如权利要求5所述的箝位电路，其特征在于，上述箝位电路还包括一时序元件，具有一振荡器，用以产生上述重置信号。
8.如权利要求1所述的箝位电路，其特征在于，上述定电流源系持续的对上述耦合电容放电，使得上述交流耦合信号的位准下降。
9.如权利要求1所述的箝位电路，其特征在于，上述逻辑元件包括一比较器，用以比较上述第一输出信号与上述第二输出信号，根据比较结果产生上述充电控制信号。
10.如权利要求9所述的箝位电路，其特征在于，当上述第一输出信号的位准大于上述第二输出信号的位准时，上述比较器设定上述充电控制信号，以导通上述充电开关。
11.如权利要求5所述的箝位电路，其特征在于，上述逻辑元件包括一预锁存电路，用以接收上述第一输出信号、第二输出信号以及重置信号，并根据上述第一输出信号与上述第二输出信号产生一第一放大输出信号以及一第二放大输出信号；一RS正反器，耦接至上述预锁存电路，用以根据上述第一放大输出信号与第二放大输出信号而产生一反相信号；以及一第一反或逻辑闸，耦接至上述RS正反器，用以接收上述反相信号以及上述重置信号而产生上述充电控制信号。
12.如权利要求11所述的箝位电路，其特征在于，上述预锁存电路包括一第三NMOS晶体管，具有一栅极，用以接收上述第一输出信号，一漏极，用以于一第三节点产生上述第一放大输出信号，以及一源极，耦接至接地点；一第四NMOS晶体管，具有一栅极，用以接收上述第二输出信号，一漏极，用以于一第四节点产生上述第二放大输出信号，以及一源极，耦接至接地点；一第三PMOS晶体管，具有一栅极，耦接至上述第四节点，一源极，耦接至上述电源线，以及一漏极，耦接至上述第三节点；一第四PMOS晶体管，具有一栅极，耦接至上述第三节点，一源极，耦接至上述电源线，以及一漏极，耦接至上述第四节点；一第五NMOS晶体管，具有一栅极，用以接收上述重置信号，一漏极，耦接至上述第三节点，以及一源极，耦接至接地点；以及一第六NMOS晶体管，具有一栅极，用以接收上述重置信号，一漏极，耦接至上述第四节点，以及一源极，耦接至接地点。
13.如权利要求11所述的箝位电路，其特征在于，上述RS正反器包括一第二反或逻辑闸以及一第三反或逻辑闸，分别用以接收上述第一放大输出信号以及第二放大输出信号，其中上述第三反或逻辑闸产生上述反相信号至上述第一反或逻辑闸。
14.一种箝位电路，其特征在于，包括一耦合电容，包括一第一端子，用以接收一输入信号，以及一第二端子，用以输出一交流耦合信号；一锁存器，耦接至上述第二端子，包括一偏压电流源，耦接至一电源线；一第一PMOS晶体管，具有一栅极，用以接收上述交流耦合信号，一漏极，用以于一第一节点处产生一第一输出信号，以及一源极，耦接至上述偏压电流源；以及一第二PMOS晶体管，具有一栅极，用以接收一参考电压，一漏极，用以于一第二节点处产生一第二输出信号，以及一源极，耦接至上述偏压电流源；其中上述第一输出信号与第二输出信号根据上述交流耦合信号以及上述参考电压而产生；一逻辑元件，用以接收上述第一输出信号与第二输出信号，并根据上述第一输出信号与第二输出信号而产生一充电控制信号；一充电开关，耦接于上述第二端子与上述偏压电流源之间，当上述交流耦合信号的位准小于上述参考电压的位准时，上述充电开关会根据上述充电控制信号而导通，以使上述偏压电流源的电流流向上述耦合电容并且拉高上述交流耦合信号的位准；以及一定电流源，耦接于上述第二端子与接地点之间，上述定电流源持续对上述电容放电，以降低上述交流耦合信号的位准。
15.如权利要求14所述的箝位电路，其特征在于，上述锁存器还包括一第一NMOS晶体管，具有一栅极，耦接至上述第二节点，一漏极，耦接至上述第一节点，以及一源极，耦接至接地点；以及一第二NMOS晶体管，具有一栅极，耦接至上述第一节点，一漏极，耦接至上述第二节点，以及一源极，耦接至接地点。
16.如权利要求14所述的箝位电路，其特征在于，还包括一重置开关，耦接于上述第一节点与第二节点之间，上述重置开关由一重置信号所控制。
17.如权利要求16所述的箝位电路，其特征在于，在设定上述重置信号期间，上述重置开关被导通，将上述第一输出信号与第二输出信号的位准箝制为相同。
18.如权利要求16所述的箝位电路，其特征在于，上述箝位电路还包括一时序元件，具有一振荡器，用以产生上述重置信号。
19.如权利要求14所述的箝位电路，其特征在于，上述逻辑元件包括一比较器，用以比较上述第一输出信号与第二输出信号，根据比较结果产生上述充电控制信号。
20.如权利要求14所述的箝位电路，其特征在于，上述逻辑元件包括一预锁存电路，用以接收上述第一输出信号、第二输出信号以及重置信号，以根据上述第一输出信号与第二输出信号产生一第一放大输出信号以及一第二放大输出信号；一RS正反器，耦接至上述预锁存电路，用以根据上述第一放大输出信号与第二放大输出信号而产生一反相信号；以及一第一反或逻辑闸，耦接至上述RS正反器，用以接收上述反相信号以及上述重置信号而产生上述充电控制信号。
21.如权利要求20所述的箝位电路，其特征在于，上述预锁存电路包括一第三NMOS晶体管，具有一栅极，用以接收上述第一输出信号，一漏极，用以于一第三节点处产生上述第一放大输出信号，以及一源极，耦接至接地点；一第四NMOS晶体管，具有一栅极，用以接收上述第二输出信号，一漏极，用以于一第四节点处产生上述第二放大输出信号，以及一源极，耦接至上述接地点；一第三PMOS晶体管，具有一栅极，耦接至上述第四节点，一源极，耦接至上述电源线，以及一漏极，耦接至上述第三节点；一第四PMOS晶体管，具有一栅极，耦接至上述第三节点，一源极，耦接至上述电源线，以及一漏极，耦接至上述第四节点；一第五NMOS晶体管，具有一栅极，用以接收上述重置信号，一漏极，耦接至上述第三节点，以及一源极，耦接至接地点；以及一第六NMOS晶体管，具有一栅极，用以接收上述重置信号，一漏极，耦接至上述第四节点，以及一源极，耦接至接地点。
22.如权利要求20所述的箝位电路，其特征在于，上述RS正反器包括一第二反或逻辑闸以及一第三反或逻辑闸，分别用以接收上述第一放大输出信号以及第二放大输出信号，其中上述第三反或逻辑闸产生上述反相信号至上述第一反或逻辑闸。
全文摘要
一种箝位电路，用以回复视讯输入信号的直流位准。箝位电路包括耦合电容、锁存器、逻辑元件、充电开关以及定电流源。锁存器耦接至耦合电容，用以通过耦合电容接收视频输入信号。锁存器包括偏压电流源，用以根据交流耦合信号与参考电压产生第一输出信号以及第二输出信号。逻辑元件接收第一输出信号与第二输出信号而产生充电控制信号至充电开关。充电开关根据充电控制信号而导通，使得偏压电流源的电流流向耦合电容，以拉高交流耦合信号的位准。此时，定电流源缓慢且持续地对耦合电容放电。
文档编号H04N5/18GK1937711SQ200610100238
公开日2007年3月28日 申请日期2006年7月5日 优先权日2005年7月5日
发明者林尚毅, 萧振宇 申请人:联发科技股份有限公司