专利名称：：时域均衡器的制作方法
技术领域：
：本发明涉及时域均衡器，尤其涉及支持多重vdsl2参数集的新型时域均衡器硬件结构。
背景技术：
：VDSL2——第二代甚高速率数字用户线路，是2005年5月最早被国际电信联盟(ITU)提出的标准草案(G993.2).VDSL2是在DSL技术的演化，目标是在一对铜线上承载很高的速率。在上行或下行任一方向，其所支持的速率最高能达到100M每秒。而根据不同的部署方案，又产生了不同的profile参数集来适应需求，大多数部署方案是和距离有关。下面的这张表展示了所有的profile参数集。VDSL2profile<table>tableseeoriginaldocumentpage4</column></row><table><table>tableseeoriginaldocumentpage5</column></row><table>时域均衡器是一项针对縮短信道响应长度的技术，所以相邻DMT帧的码间干扰会被减轻。时域均衡器通常作为FIR滤波器所实现。FIR的抽头数目取决与回路长度。一般，越长的回路需要越长的FIR滤波器。另一方面，越长的回路意味着越低的传输带宽，因为高频FIR4吏得衰减变大，信噪比降低，有效的比特无法装载。因此，更长的回足各也意味着要用低参数集，例如8.5MHz。VDSL2标准定义多种参数集，来支持不同的频率范围，从8.5MHz到30MHz。向下兼容需求进一步需要VDSL2频率低至1.104MHz。时±或均衡器(TEQ)基本是用来减少相邻的采样之间的码间串扰。为了达到最佳系统性能，时域均衡器TEQ抽头需要的数量根据不同的参数集而不同。告诉的参数集例如17腿z和30腿z，需要比较少的TEQ抽头，因为回路距离较短。低速参数集，例如adsl2+频谱，2.208MHz，或者8.5MHz需要较多数量的TEQ抽头，因为长距离回路造成较长的信道相应。因此，如果需要多重参数集ASIC解决方案，那么设计性价比高的时域均衡器硬件来满足不同的参数集需求是非常重要的。
发明内容时域均衡器中最昂贵的硬件部分就是乘法器。为了减少时域均衡器的硬件损耗，同样也是为了减少功耗，需要严谨的设计，来使乘法器的使用最优化。为此，我们根据目标提出了一个特殊的TEQ硬f^架构。我们的TEQ架构是可编程的，以此，在低频参数集如8.5MHZ或adsl2+频谱应用时，在同等数量的乘法器情况下，支持更长的TEQ滤波器，这里我们提出一个性价比高的TEQ硬件架构来支持多重VDSL2参数集。我们的硬件架构支持通过固件实现TEQ抽头长度的可编程。我们的独一无二的设计在低速profile时支持更大的TEQ抽头长度，而无须增加另外的乘法器。所支持的TEQ抽头的最大数量实际上与profile频率成反比。这完美地满足了下述需要，即低速profile具有更长的TEQ，而高速profile具有更短的TEQ。我们所关注的是VDSL2的应用，然而，其他的应用例如WiMAX同样可以用这中技术。通过以下相关的描述、声明及附图，本发明的这些以及其他特:'性、各方面及优势将更容易被理解。图1展示了本发明支持多重VDSL2参数集的时域均衡器的硬件结构。具体实施方式时域均衡器架构为了理解我们TEQ架构，了解我们系统时钟频率和特定参数集频率之间的关系就是非常必要的.每一个参数集实际上定义了应用在物理层的最小的频率需求，基于耐奎斯特频率或两倍于参数集频率。模拟前端AFE采样频率可以根据是否采用过采样而不同变化。另一方面，系统时钟频率基本就是用来驱动数字数据通路的时丰中频率，例如我们的时域均衡器。总的来说，系统时钟频率的选择应该基于最高的物理频率及通过数据通路模块的计算需求。对于VDSL2来说，最高的物理频率来自30MHz的参数集，其中有4096个子载波，8，625KHz的tone间距。这意味着模拟到数字转换的采样频率需要至少70.626MHz。因此，数据通路需要至少能在这个频率上处理模拟转数字的类夂据。因此系统时钟频率可以选择70.626腿z，因子A^1，N在实际应用中一般选择一个整数。在选择系统时钟的另一个重要的因数就是ASIC处理技术，因为ASIC处理技术决定了在一个系统时钟周期内，关键电路例如乘法器转换有多快。在我们的系统中，我们选择N3，频率为141.312MHz。.然而，我们的时域均衡器架构不是完全基于一个特殊的系统吋钟频率。对于0.13um或0.18umASIC处理，在一个141.312腿z时钟周期内，运行一个16x16的乘法器是没有问题的。因为乘法器是一个非常昂贵的硬件部分，那么高效的时域均衡器设计应该总是试着让乘法器的数量达到最优化。另一方面，系统的性能需求决定了时域均後丁器运行的乘法器的数量。因此，问题确确实实变成了如何让每一个乘法器高效地运用在时域均衡器中。因为我们在这里提出一个大体的时域均衡器，我们不需要讨论我们实际需要多少乘法器来支持所有的VDSL2参数集。我们假设总和为M的乘法器可以运行起时域均衡器。最佳的有效设计就是确保乘法器全负荷地运行。换句话说，乘法器将把每个时钟周期都用于乘法。会合了乘法器总数M和70.656MHz的系统时钟频率，我们的时域架构可以支持一下的时域均衡过滤器抽头长度<table>tableseeoriginaldocumentpage9</column></row><table>上面的抽头长度仅是基于乘法器处理能力的最大值。为了最小4七硬件成本，第一步就是找到所需的支持所有参数集的乘法器的数目。现在我们假设通过系统模拟，我们找到30a参数集需要TO个抽头，12a，12b，17a需要Tl个抽头，8a，8b，8c，8d需要T2个抽头。ADSL2—-下行需要T3个抽头。问题变成了找到满足下列条件的最佳M值。Mx7V2r0，2xMxiV2r"4xMxA^r2，16xMx7V2:r3,结果是LJ意思是取最接近的整数。在找到所需乘法器^^最佳数目后，实际的可被每个参数集所支持的抽头数分另lj变成^oi^x^，2xM0/Tx7V，4xjW。wxTV，l"M釘xiV，明显大于每个参数集的需求TO,Tl，T2，T3.现在下一步就是找到乘法器可被有效地利用每个周期乘法器能进行一次乘法操作的办法。时域均衡器抽头的额外数目可以用灵活的方法编程。在我们的方案中，我们用M,作为我们的基准设计一种方法，可以支持TEQ的抽头是M。^的倍数。例如，M,x/，HZ是一个用固件设定的可编程的因子，L相当于支持抽头长度的最大值。为了同时运行M。〃乘法器，我们需要把数据延迟"W，"G，l，…，M鮮x/-1和系数^;u-o，i，…，m,x/-l分裂为i个部分。因此，FIR滤波器的计算可以被格式化成如下的算式(这里我们仅取了一个计算例子，因为我们专注于硬件运行)<formula>formulaseeoriginaldocumentpage10</formula>这里我们仅提出一种方法突破时域均衡器计算的方法。也有许多其他不同的方法，我们不意义例举了。基本的想法就是把时域均衡器的计算拆散成多个小块，来适应运行在系统吋钟周期的乘法器计算。图1展示了我们的时域均衡器硬件架构ADC_DATA来自模拟前端的模拟转数字，ADC—DATA—RDY用来限定ADC—DATA。ADC—DATA被推向我们的时域均衡器的频率速度实际上取决与参数集的耐奎斯特频率。对于低速的参数集来说，ADC—DATA的速率会按比例降低。换句话说，对于两个连续ADC—DATA—RDY信号，更多的系统时钟周期可以支持低速参数集。这实际上是我们时域均衡器硬件的一个基本的思想开发物理信号，来有效地利用ASIC部分的消耗，例如乘法器。ADC—DATA—RDY会提高数据延迟，如时延计次器中的MUXs所示。阶段1计数器被ADC—DATA—RDY重置，然后会启动计数过程，从O到配置寄存器L寄存器L实际上决定了时域均衡器配置了多少抽头。(准确地说是M,")。寄存器L被固件通过微处理器接口所配置。寄存器L最大的限制基于不同的参数集，根据两个相邻的ADC—DATA—RDY之间有多少系统时钟周期。阶段1计数器的目的就是控制哪些抽头及相应的系数被混入M,乘法器。那些乘法的结构就是把他们计算在一起。在我们的图解中，我们不分离出额外的过程。然而，如果ASIC处理速度为加法器所限，我们可以看到额外的可以用一些寄存器把多个加汰二器分离，来保持部分结果之和，我们就不在图中展示出来了。累加器基本上累积和存储不同阶段的结果之和，当阶段1计数器被重置到o，第一个和^直接被钟控进累加器。否则，累加器就被一起与现有及存储之和相加。当阶段1计数器到达最后阶段L，它将在数据通路中给出TEQ—OUT—RDY信号，到下一个模块，把TEQ—0UT_DATA从累加器隔离开。在我们的设计中，抽头系数^)，"W，'"，M。〃"—1是可以通过微处理器接口配置的。所以，为时域均衡器找到最佳系数TEQ计算运行在微处理器中，TEQ滤波器计算由硬件完成。这个发明已经被描述成相关的可被效仿的例子，在不背离发明矛支术范围的情况下的修改或替代是可以被理解的。另外，可以作许多的修改来适应特定的方案或者作为不违背必要技术范围的教学发明材料。因此，预期这个发明是的不会对以特殊的，以最好方式的具体实现而限制的，但是这个发明将包含所有的附加声明。权利要求1、时域均衡器，包含MOPT乘法器，其中，T0是30a参数集所需的抽头数，T1是12a，12b，17a参数集所需的抽头数，T2是8a，8b，8c，8d参数集所需的抽头数，T3是ADSL2+下行参数集所需的抽头数，因子N≥1并选择为整数；其中乘法器在每个时钟周期运行一个乘法运算。2、根据权利要求1的均衡器，其中所支持的TEQ抽头是7^〃的倍数，即M。""，^工，L是可由由固件编程的因子，L是抽头支持的最大长度。3、根据权利要求1的均衡器，其中时域均衡器计算被打散成多水部分，来适应可以在每个系统周期内运行的乘法器运算。4、根据权利要求3的均衡器，其中数据时延母),"0,1,…，M鮮x/_l禾口系数cW,"0,l,…，M,x/-l被分裂成工个关于M,的部分，因此TEQ的计算可以变成<formula>formulaseeoriginaldocumentpage2</formula>5、根据权利要求4的均衡器，其中ADC一DATA来自模拟前端的模拟转数字，ADC一DATA被推向我们的时域均衡器的频率速度实际上取决与参数集的耐奎斯特频率；ADC—DATA—RDY用来限定ADC—DATA,ADC—DATA—RDY将提高时延计数器中的数据时延(固X);阶段1计数器控制哪些抽头信号及相关系数需要复合进M。〃乘数，其被ADC一DATA—RDY重置，然后会从0到寄存器L开始计数过程，那些乘法的结果会被加到一起；累加器基本上累积和存储不同阶段的结果之和，当阶段1计数器被重置到0，第一个和^直接被钟控进累加器；否则，累加器就被一起与现有及存储之和相加；当阶段1计数器到达最后阶段L，它将在数据通路中给出TEQ—OUT—RDY信号，到下一个模块，把TEQ_0UT_DATA从累加器隔离开。6、根据权利要求5的均衡器，其中寄存器L被固件通过微处理器接口所配置。7、根据权利要求5的均衡器，其中寄存器L的最大限度基于不同的参数集根据两个连续ADC—DATA—RDY之间有多少系统时钟频率。8、根据权利要求5的均衡器，其中加法可以被分裂乘多个寄存器的加法器，来寄存部分求和的结果，如果ASIC处理能力受限与加法器的话。9、根据权利要求5的均衡器，其中抽头系数c附*=0，1，…，"-1可以通过微处理器接口进行配置。10、根据权利要求5的均衡器，利用时分复用来为不同的参数集支持不同的时域均衡需求，所以它可以在不为有限脉冲响应滤波器增加额外乘法器的情况下，支持更长的更延展的回路。全文摘要本发明提出了性价比高的支持多重VDSL2参数集的TEQ硬件架构。我们的硬件架构支持通过固件实现TEQ抽头长度的可编程。我们的独一无二的设计在低速profile时支持更大的TEQ抽头长度，而无须增加另外的乘法器。所支持的TEQ抽头的最大数量实际上与profile频率成反比。这完美地满足了下述需要，即低速profile具有更长的TEQ，而高速profile具有更短的TEQ。文档编号H04L25/03GK101422004SQ200680053602公开日2009年4月29日申请日期2006年12月29日优先权日2005年12月29日发明者谭耀龙申请人:创达特(苏州)科技有限责任公司