专利名称：源同步选通脉冲接收器的锁定方法与装置的制作方法
技术领域：
本发明涉及微电子领域，更具体地说涉及一种对源同步选通脉冲接收器的锁定装置与方法。该方法去除了使用源同步数据总线和地址总线的微处理器系统中因总线噪声所引起的错误，对伪选通脉冲信号进行锁定接收，从而可以对制造过程中或者其它制造过程之前的变化进行补偿。
背景技术：
当前的计算机系统主要使用源同步系统总线来进行不同的总线代理(busagent)之间的数据交换，例如在微处理器和存储单元之间的数据交换。源同步系统总线协议可以支持高速的数据交换。源同步系统总线协议的基本原则是发送端总线代理在固定的时间间隔内占用总线进行数据传输，并插入与发送信号对应的选通脉冲信号，接收器通过该选通脉冲信号来识别数据的有效性。所有的数据信号和其对应的选通脉冲信号在总线上的传输都是经由相同的传播路径。因此，一旦监测到对应的选通脉冲信号，使接收器能相对确定发送数据为有效。
有很多种情况会造成脉冲选通信号的接收错误，其中之一就是来自附近信号的干扰。然而现有的总线协议选用的是采样机制来监测和改正总线上发生的错误。由于没有一个绝对的时间参考，源同步总线上数据选通脉冲信号的毛刺(glitch)带来的错误往往更加复杂。例如，在现有的总线协议中，出现多个总线时钟周期时候，需要判断发送的选通脉冲信号是一个真正的信号转换(transition)还是毛刺。在当前的源同步总线上，会出现在一个时钟周期内，几个数据突发同时传送的情况。而接收器的总线代理只有通过数据选通脉冲信号来判断数据是否有效。选通脉冲信号转换的时机是总线时钟的一个函数，但是在接收器，由于在总线时钟和数据选通脉冲之间存在着未知的固定相位偏移，数据选通脉冲信号的切换对于总线时钟来说是异步的。
因此，出现了多种方法可以监测和去除源同步总线选通脉冲上产生的毛刺。其中一类令人感兴趣的技术就是本发明涉及的“接收器锁定”技术。如上文所述，源同步总线协议往往规定数据选通脉冲仅占用一个总线时钟周期的一部分。当一个数据选通脉冲的长度为总线时钟的1/4周期时，现有技术提供若干种机制将接收器的时间锁定为总线时钟的1/4周期。但是这些技术均需要采用固定逻辑电路来计算锁定时间，因此一旦器件温度，总线时钟频率或者核心工作电压等参数有微小的变化，都会对锁定时间造成不利的影响。制造过程中的变化可能导致总线的各个部分之间锁定时间的不同。因此设计者就需要按照最坏的情况来进行设计。
发明人注意到现有接收器锁定技术存在着缺陷，没有对上述制造过程中的变化进行任何补偿。所以，现有技术提供的采样机制是不合格的，并会对计算机系统设计产生错误的影响。
因此，需要一种装置与方法使接收器可以在有效地监测到源同步选通脉冲信号后对其进行锁定，而锁定的时间可以不断的根据温度，核心电压，以及总线时钟周期带来的变化进行调整。并且，这一种接收装置需要能对源同步选通脉冲接收器中发送的伪选通脉冲信号进行锁定，且锁定时间可以调整，从而补偿制造过程以及或者测试部分中的变化。
同时，这种源同步选通脉冲锁定技术也要能够对于批量、晶片和裸片之间制造过程中或者其它制造过程之前的变化进行补偿。
发明内容
相对于其它技术，本发明解决了上述问题，并对原有的缺点，局限进行了改进。
本发明提出了一种先进的对源同步选通脉冲接收器进行锁定的方法与装置，可以对于温度，总线时钟周期，核心电压带来的变化进行持续的补偿调整。在一个实施例中，提供了一种排除源同步接收器的错误接收的装置。该装置包括一个延时锁定环和一个或多个选通脉冲接收器，延时锁定环是用来接收参考时钟信号，产生一个经过调整的选择矢量信号和一个经过编码的选择矢量信号，这两个信号均表示第一时间间隔。选择矢量信号从该参考时钟信号的多个连续时延版本中选择一合适的时钟信号，并且所选的该合适的时钟信号比上述参考时钟信号落后该第一时间间隔，该第一时间间隔少于或等于一定个的该参考时钟信号的时钟周期。延时锁定环有调整逻辑电路(adjustlogic)，用于接收未经过调整的选择矢量信号，并通过降低未经过调整的选择矢量信号的值来产生一个经过调整的选择矢量信号。每一个或多个选通脉冲接收器都和延时锁定环相对应，并接收经过编码的选择矢量信号和对应的选通脉冲信号。一旦对应的选通脉冲信号发送，则按照第一锁定时间间隔进行接收。经过编码的选择矢量信号则通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定锁定时间。
每一个或多个选通脉冲接收器都包含一个穿越电路(pass throughcircuit)和一个保持电路(keeper circuit)。穿越电路从差分接收器接收一个输出信号，当该穿越电路处于工作状态时，使差分接收器的输出信号状态可以传送给状态逻辑电路的输入端。保持逻辑电路在工作时，通过上述穿越电路的一个节点(node)连接到穿越电路，当保持逻辑电路工作时，并维持节点的状态。
本发明的一个着眼点是在微处理器方面进行源同步选通脉冲接收器的锁定。微处理器具有一个延时锁定环(DLL，delay-locked loop)和一个选通脉冲接收器。延时锁定环接收一个参考时钟信号，同时产生一个经过调整的选择矢量信号和一个指示锁定时间长度的经过编码的选择矢量信号。这两个信号均表示第一锁定时间间隔。选择矢量信号是用来从该参考时钟信号的多个连续时延版本里选择一合适的时钟信号，并且所选的该合适的时钟信号比上述参考时钟信号落后该第一时间间隔，该第一时间间隔少于或等于一定个的该参考时钟信号的时钟周期。延时锁定环包括一个延时单元和一个调整逻辑电路。延时单元有第一多个抽头的延时单元，每个该延时单元的第一多个抽头都和多个连续时延的参考时钟信号相对应。调整逻辑电路用于接收未经过调整的选择矢量信号，并通过降低未经过调整的选择矢量信号的值来产生一个经过调整的选择矢量信号。选通脉冲接收器对应着延时锁定环，并接收经过编码的选择矢量信号和一个选通脉冲信号，一但相应的选通脉冲信号发送，则按照第一时间间隔对选通脉冲信号进行锁定接收。而经过编码的选择矢量信号通过选择经过延迟第一时间间隔的选通脉冲信号来决定锁定时间间隔。选通脉冲接收器包括一个相同的延时单元和第二多个抽头延时单元，每个抽头和上述选通脉冲信号的连续时延版本对应。第一多个抽头延时单元的抽头数目和第一多个抽头延时单元的抽头数目保持一致。
选通脉冲接收器都包含一个穿越电路和一个保持电路。穿越电路从差分接收器接收一个输出信号，当该穿越电路处于工作状态时，使差分接收器的输出信号状态可以传送给状态逻辑电路的输入端。保持逻辑电路在工作时，保持逻辑电路通过穿越电路的一个节点连接到穿越电路，并维持节点的状态。
本发明的另一个特征就是包含了一种对源同步选通脉冲接收器锁定的方法。这个方法包含第一产生落后参考时钟锁定时间间隔的各种连续时延版本的参考时钟，通过一个特定选择矢量信号来选择一个延迟第一时间间隔的参考时钟版本，该第一延迟时间间隔小于或等于上述参考时钟间隔。第二产生一个未经过调整的选择矢量信号来表示第一时间间隔。通过降低未经过调整的选择矢量信号的值产生经过调整的选择矢量信号来表示第二时间间隔。在选通脉冲接收器，当一个选通脉冲信号发送之后，就按照发送的选通脉冲信号锁定间隔通过一个穿越电路进行锁定接收。在锁定时间间隔内，选通脉冲接收器通过保持电路保持选通信号的状态。锁定过程需要第二次产生上述选通脉冲信号的多个连续时延版本和一个经过编码的选择矢量信号来决定锁定时间间隔，从而选择一个延时版本的选通脉冲信号。
从以下结合附图对本发明所作的详细描述中，本发明上述的其它目的，特征，和优点将变得更清楚。
图1是一个方框图，说明在目前的计算机系统中，通过一条源同步系统总线来进行两个或多个总线代理间的数据交换。
图2是一个时序图，说明一个源同步数据选通脉冲信号是如何通过图1的系统总线来进行总线代理间的数据交换。
图3是一个时序图，显示x86兼容的数据信号间的进行的64字节总线信号交换。
图4是一个方框图，介绍本发明中的源同步选通脉冲锁定装置。
图5是一个时序图，说明图4系统所使用的同步选通脉冲接收器，在本发明中，该装置可以对来自微处理器系统总线噪声引入的错误进行预标注，这种方法用于源同步数据，地址以及控制总线。
图6是一个示意图，阐述图4所示的传送逻辑电路的细节。
图7是一个流程图，表示本发明实施例中源同步选通脉冲接收器的锁定方法。
具体实施例方式
下列描述的主要目的是使该技术领域的普通人员能够使用与制造本发明的特定应用和要求。对于该技术领域的普通人员而言，对该较佳实施例的不同修改都是显而易见的，在本发明中定义的基本原则也可以应用于其它实施例。因此，本发明并不局限于以下所描述的特定的实施例，仅需其基本原则和新颖性和本发明的最宽范围一致。
根据当前集成电路中源同步系统总线使用检错和纠错的技术背景描述，图1与图2将给出现有技术的缺点和局限。之后，图3至图7介绍了本发明涉及的主要解决方法。本发明给出了一种先进技术，对源同步数据和地址选通脉冲信号进行一定的时间间隔的锁定接收，在锁定的时间间隔内，可以抵抗主要由于总线噪声的交叉耦合所引起的状态改变。与现有技术不同的是，本发明的锁定时间间隔长度是动态调整以补偿由于总线频率，核心电压，温度以及裸片间相互作用带来的变化。
根据图1，该方框图阐述了在当前的计算机系统100中，两个以上的总线代理101通过一条源同步系统总线102交换数据。总线代理101可以是通过总线102进行数据发送和接收的计算机系统100的任何组件。作为一项成熟技术，典型的总线代理101可能但不限于微处理器，中央处理单元，内存集线器，内存控制器，主/从外设，直接存储单元，视频控制器，或者其它类型的总线接口单元。广义上说，为了传输数据，一个总线代理101将驱动总线102上信号线路的子集，而另一个总线代理101将同时检测并接收这些信号，并捕捉由总线102的部分信号线路的状态所表示的数据。目前，有多种不同的总线协议用于两个总线代理之间的数据传输。对于这些技术的具体介绍超出了本文的范围。在这里只需要充分的理解两条或者多条总线代理101之间传输的“数据”的含义，可能包括但不限于地址信息，和一个或者多个地址相关的数据信息，控制信息，或者状态信息。不管在总线上传输的数据类型是什么，与本发明密切相关的是当前越来越多的计算机系统使用一种称为“源同步”的总线协议来进行高速的数据传输。与现有技术数据采样总线协议相比，或称为取样数据总线协议的源同步协议的基本原则是，发送总线代理101占用总线一段固定时间以发送数据，并且插入一个与数据对应的“选通脉冲”信号，从而通知接收总线代理101其所发送数据为有效。该技术领域的普通人员可了解，在高速传输的情况下，数据与相应选通脉冲信号的传播路径的物理参数与电气参数，可能与同一总线的另一组信号的传播路径差别很大。特别是传播路径的传播时延，总线阻抗与电气参数会影响数据信号的稳定时间，以及接收器总线代理101所接收数据的有效性。由于这个原因，源同步总线协议得到了普遍应用。在一种典型的配置中，一个数据选通脉冲对应于一组数据信号并与其使用同一条传播路径。因此，选通脉冲和数据信号本身呈现相似的传播特性。当数据有效的时间间隔插入了选通脉冲，而当接收总线代理101监测到了选通脉冲信号的有效转换时，则比较可以认为对应传输的数据为有效。
请参考图2，时序图200描述了一个源同步数据选通脉冲通过图1中的系统总线在总线代理101之间传输数据。该时序图200描述了一个以上的数据信号DATA和对应的数据选通脉冲信号DATA STROBE，其包含在图1描述的系统总线102的部分信号，如上所述，数据信号和对应的数据选通脉冲信号的传播路径相同，所以他们有相同的传播特性。如上所述，总线的数据信号DATA在固定或一个预先确定的时间窗内被驱动。在时序图200中的T0时刻，数据进行传送，并在T2时刻再次进行传送。在T1时刻出现的数据选通脉冲信号DATA STROBE指示在T0时刻发送的数据信号DATA有效。类似的情况，数据选通脉冲信号DATA STROBE在T3时刻出现，指示在T2时刻发送的数据信号DATA有效。需要注意的是，从T0时刻发送的数据信号DATA在T2时刻发生变化，依此类推。
通常，源同步数据总线在发送数据信号DATA后一段时间才插入数据选通脉冲信号DATA STROBE，从而补偿数据信号DATA和数据选通脉冲信号DATASTROBE之间由传输特性带来的微小变化。通常，在数据信号DATA驱动时间间隔一半的时刻才插入数据选通脉冲信号DATA STROBE。接收总线代理监测到预定的数据选通脉冲信号DATA STROBE的状态转换时进行数据信号DATA的接收，这个状态转换通常由数据选通脉冲信号的电压或者电流值的变化来表示。当总线设计和传播路径对于数据信号DATA和数据选通脉冲信号DATASTROBE带来的影响实际上是相同的时，源同步总线可以进行高速的数据传送。相对应的，当接收总线代理监测到数据选通脉冲信号DATA STROBE时，则认为对应的数据信号DATA有效。
从以最大速率进行数据传送的角度出发，源同步总线有一定的优势。但是仍然会出现传输错误。具体地说，该技术领域的普通人员能够理解有很多种情况都会使接收总线代理上的数据选通脉冲信号DATA STROBE产生“毛刺”201。在这种情况下，毛刺201，202实际并不是真正的数据选通脉冲信号DATASTROBE的信号转换或插入。根据所使用的特定源同步协议，如果接收总线代理在T2，T5时刻监测到毛刺201，202，可能会根据原本应在T3，T6时刻出现的有效数据选通脉冲信号，提前解译在T1，T4时刻所驱动的数据信号DATA的状态。在集成电路或者计算机系统内，由其它信号状态改变带来的耦合噪声会直接或者间接的引起毛刺201，202。例如，在T2时刻，数据信号DATA的状态发生了改变，引起了选通脉冲信号的毛刺201。这种毛刺在源同步系统中是比较常见的。
有多种技术可以检测并去除源同步总线上的毛刺。在监测到一个正确的数据选通脉冲信号DATA STROBE时，这些技术可以避免接收总线代理接收毛刺201，202。例如美国专利号6,433,600中，Ilkhahar介绍了一种预防毛刺的装置与方法，透过对源同步系统中提供差动的(differential)选通脉冲信号输入缓存，以提供数据选通脉冲信号后预定的一段固定时间内不发生偏移的保护。Kurd等人在美国专利号6,505,262中，介绍了一种使用选通脉冲信号和其自身的延时信号进行逻辑乘的结果进行毛刺保护的电路，Kurd也提出了一种使用成对毛刺保护电路的方法，只有当工作于触发方式(togglingfashion)的两个偏移保护电路都监测到选通脉冲信号才认为收到的选通脉冲信号的转换有效。在这些专利以及现有的其它技术中，在数据有效的条件下，逻辑电路提供的锁定时间均为固定。
发明人注意到由于使用固定时间间隔方法，现有技术在源同步接收系统中去除毛刺时存在着局限性。该技术领域的普通人员可理解，任何总线上信号的保持时间受到温度和接收总线代理的总线电压，核心电压的影响。从源同步选通脉冲信号衍生的总线时钟信号也时时发生变化。另外，制造过程的不同变化可能会造成一个既定器件的锁定时间与同一个或者不同晶片上另一个器件的锁定时间的不同。相对于总线时钟信号的其它信号，数据选通脉冲信号和数据是异步接收到的。目前，没有已知的技术可以确定一个接收选通脉冲信号的有效时间段。
发明人注意到现有技术在数据选通信号锁定上的缺点和局限，因为这些技术没有考虑到上述原因对锁定时间带来的影响。使用现有技术的设备为了适应最恶劣的工作环境，需要牺牲效率，或者进行调试和测试。所有的这些调整对于一个系统来说都是不利而且成本较高的。
相应的，发明人注意到需要提出一种装置与方法以便在对源同步系统中有效的选通脉冲信号锁定时，其锁定时间可以根据总线，核心电压，温度的变化持续地进行调整。另外，发明人注意到当一个器件在生产，测试，或者安装过程中，当前技术需要提供一种可以调节时间间隔的方法，从而适应制造过程中的影响。
本发明克服了上述技术中的局限，提供了一种动态的对源同步选通脉冲信号进行锁定的技术，该技术基于衍生自总线时钟的芯片上时钟的延时锁定环技术，用于按照源同步协议传送数据选通脉冲信号和相应的数据。本文将参照图3至图7进行具体介绍。
图3是一个x86系统中位宽为64字节的总线传输信号的关系时序图300。图3提供了一个本发明的具体实施例，并能够对锁定时间进行动态调整。当然，发明人注意到本发明所涉及的技术可以超出前述特定总线协议的范畴。x86兼容的源同步协议是目前的熟知技术。本发明的某些重要概念就是以此为基础的。时序图300表示一个x86兼容的总线传输中各个信号的相互关系。这里提到的x86兼容微处理器的信号在很多场合都有提到，其中之一就是在Tom Shanley撰写的“The Unabridged Pentium4IA 32 Processor Genealogy，1st Edition”为了说明起见，在方框图300中，认为信号低电平有效(assertion)，当然，该技术领域的普通人员可理解到高电平有效，或者交替有效的情况都可以适用于本发明的范畴。在图300上部的BCLK[1:0]信号为差分总线时钟线。
通过使用源同步系统选通脉冲信号DSTBPB[3:0]与DSTBNB[3:0]，x86兼容的源同步协议支持在两个总线时钟BCLK[1:0]周期内，使用64比特的总线数据信号D[63:0]传送一个64字节缓存组(cache line)的数据，通过64比特的数据信号D[63:0]传送的8字节作为1拍在64比特的总线上传输，其中BCLK[1:0]信号的每个时钟周期传送4拍，分别是1-4及5-8拍。另外，数据总线信号均分为4个包含数据信号和选通脉冲信号的信号子组(subgroup)，每个子组的信号传播路径相同。子组0包括D[15:0]，DSTBPB0和DSTBNP0，子组1包括D[31:16]，DSTBPB1和DSTBNP1，子组2包括D[47:32]，DSTBPB2和DSTBNP2，子组3包括D[63:48]，DSTBPB3和DSTBNP3。数据选通脉冲信号DSTBPB0的下降沿用来标明D[15:0]上第1，3，5，7个字有效。数据选通脉冲信号DSTBNB0表示D[15:0]上的第2，4，6，8个字为有效。数据选通脉冲信号DSTBPB1的下降沿涌来标明D[31:16]上第1，3，5，7个字有效。数据选通脉冲信号DSTBNB1表示D[31:16]上的第2，4，6，8个字为有效。数据选通脉冲信号DSTBPB2的下降沿用来标明D[47:32]上第1，3，5，7个字有效。数据选通脉冲信号DSTBNB2表示D[47:32]上的第2，4，6，8个字为有效。数据选通脉冲信号DSTBPB3的下降沿用来标明D[63:48]上第1，3，5，7个字有效。数据选通脉冲信号DSTBNB3表示D[63:48]上的第2，4，6，8个字为有效。数据选通脉冲信号DSTBPB[3:0]，DSTBNB[3:0]的频率为总线时钟BCLK[1:0]的2倍。在每个选通脉冲信号对中的两个选通脉冲信号(例如DSTBPB0，DSTBNB0)之间有半个周期的相位差。因此，x86总线协议支持在一个总线时钟周期内传送一个信号组的4拍。这里介绍的信号均与本发明相关，x86源同步数据总线上的其它信号在这里不做赘述。
该技术领域中的普通人员可以理解到，数据发送器(例如微处理器，芯片组或者总线代理)将数据线D[XX:XX]放在相关的子组，并插入相应的选通脉冲信号DSTBXB#以指示数据的有效性。之前的采样方法是将数据放置在总线上并保持一定的采样间隔，本发明的总线技术是通过8个突发选通信号通过子组传送的数据。由相应的选通脉冲信号DSTBXB#的状态决定每个突发是否有效。由于DSTBXB#和相应的数据信号D[XX:XX]有相同的传播路径，所以当接收器监测到了有效的数据选通脉冲，则认为相应的数据有效，而不会发生毛刺或者其它错误。
从接收器的角度来看，总线时钟BCLK的有效信号看来不一定和数据/地址选通脉冲DSTBXB#的有效信号相关，但是上文提到，每个数据选通脉冲信号的周期大致是时钟信号周期的1/2。在本应用中，图中的一个x86兼容的数据总线选通脉冲信号在两个时钟周期内产生8个数据突发，而一个图中未标明的x86地址总线选通脉冲信号根据实际情况，在两个时钟周期内产生4或8个突发。在单一时钟周期内进行4路突发的传送称为“四路并发”(quad-pumped)。在单一时钟周期内进行2路突发的传送称为“两路并发”(double-pumped)。因此，每个两路并发地址总线的选通信号的周期时间大致和总线时钟相同。上文提到，数据信号和选通脉冲信号的转换的定时是总线时钟频率的函数，但是在接收器，数据选通脉冲信号的转换，从任何方面来说，对于总线时钟是异步的。这是因为在总线时钟和数据选通脉冲信号之间存在着确定但未知的相位偏移。图3所示，D[63:48]和对应的DSTBPB3，DSTBNB3和BCLK[1:0]信号转换的相位对应，而其它的信号和BCLK[1:0]没有相位关系。这可能是由于发送端在总线上继续进行数据的发送，或者每个信号子组的传输路径不同，或者是由于两者的传输特性和传播路径长度均发生了改变。
如上所述，微处理器或者其它器件内的一个选通脉冲接收器和其连接的源同步总线会受到噪声的干扰，从而引起选通脉冲信号的错误接收，如图2所示的毛刺201，202，例如，以图3中的DSTBPB0为例的一个选通脉冲信号，用来表示D[15:0]上的数据突发1有效，但是之后接收器将DSTBPB0上的耦合噪声误认为是有效的对应于突发3的选通脉冲。一个工作状态的接收器(能够监测DSTBPB0上的前次信号转换之后的下一次信号转换)可能会接收到一次多余的DSTBPB0信号转换，从而引起数据的错误接收。图3清楚地解释了64比特源同步数据总线上信号及其选通脉冲的复杂性，因此需要一种能够准确锁定选通接收器的技术，并且锁定时间可以根据电压，温度，进程和总线时钟频率的变化进行动态调整。
本发明中，在易于受到噪声影响的时间间隔内对选通脉冲信号DSTBPB[3:0]，DSTBNB[3:0]进行锁定。图300阐述了x86兼容的总线时序图，其中，锁定时间为总线时钟信号BCLK[1:0]的1/4周期。本发明中，一个工作状态的接收器监测到DSTBPB[3:0]，DSTBNB[3:0]的有效信号之后的1/4总线时钟周期内，不再接收选通脉冲信号。锁定结束后，再接收之后发来的选通脉冲信号。本发明使用由总线时钟8倍频触发延时锁定环(DLL，delaylocked loop)所产生的一个称为DCLK的时钟信号。在一个实施例内，延时锁定环使用64抽头(tap)的延时单元产生64个连续的延时DLCK信号，延时锁定环和其相关的逻辑电路单元选择其中的一个延时信号产生一个6比特的选择矢量信号，该选择矢量是相对应于最接近但是延迟不会大于两个DCLK的信号周期的延时DLCK信号。调整逻辑电路包括从6比特选择矢量信号中减去一个较小的值，从而补偿制造过程或其它因素带来的变化。这个值由处于其它位置的集成电路或者芯片外的调值逻辑电路提供。这个经过调整的选择矢量不断地被更新，然后发送给数据选通脉冲接收器。每个数据选通脉冲接收器包括64抽头的时延单元和选择逻辑电路进行对6比特选择矢量信号的接收。在一个实施例内，6比特矢量信号在发送之前先进行格雷编码。选择逻辑电路根据6比特格雷编码矢量信号的增减来选择64抽头时延单元的临近抽头。
在一个实施例内，一个独立的延时锁定环产生和在同一信号子组中的多个数据信号D[XX:XX]相对应的一个6比特选择矢量信号。例如，第一个延时锁定环产生第一6比特选择矢量信号给包含D[15:0]的第一信号组，第二个延时锁定环产生第二6比特选择矢量信号给包含D[31:16]的第二信号组D[31:16]，以此类推。这种实施例可以给晶粒间不同过程中所造成的变化进行补偿。
相应的，集成电路内的控制部分也使用上述这种波形信号，例如DCLK，该信号由总线时钟BCLK[1:0]驱动，信号频率受到电压，温度和其它因素的影响。通过一个对应于2周期延时的64抽头的选择矢量信号，进行不断的更新运算。然后，选择信号发送给同样具有64抽头延时单元的接收器。当特定的接收器接收到相应的数据选通脉冲信号DSTBPB[3:0]，DSTBNB[3:0]，数据选通脉冲信号DSTBPB[3:0]，DSTBNB[3:0]就发送给接收器中64抽头的延时单元和传送逻辑电路(pass logic)，进行数据接收的锁定直到锁定时间的结束。当选择逻辑电路(mux)再次允许接收器进行数据选通脉冲DSTBPB[3:0]，DSTBNB[3:0]的接收时，传送逻辑电路再占用传送总线。
本着传授技术的目的，对图3讨论的信号线路子集进行说明和描述，该技术领域中的普通人员可以理解这里介绍的应用于图3所示的所有信号的基本原则，并与驱动其它协议中源同步总线上地址和控制信号的源同步信号基本相似。这项技术和装置和应用于微处理器系统或者集成电路中，所以需要有和其它设备的接口。在一个实施例内，本发明使用x86兼容的总线协议。
图4所示方框图描述了本发明所介绍的对源同步选通脉冲信号进行锁定的装置400，该装置可以应用于需要和其它外设通过系统总线进行数据交换的微处理器或者集成电路设备。该装置400包括一个延时锁定环410，处于集成电路内的控制部分。该延时锁定环410接收由内部产生的数据时钟信号DCLK。DCLK由一个8倍频时钟发生器402产生。DCLK由总线时钟信号BCLK驱动，总线时钟信号BCLK一般由片外母板上的时钟信号发生器提供。DCLK信号提供给一个或者多个上文提到的接收器420。接收器420负责处理集成电路上不同点的对应于相关数据，地址或者控制信号的同步选通脉冲信号DSTB1-DSTBN。接收器420由DCLK进行驱动，在一个实施例内，该信号的频率是BCLK的8倍，除此之外，为了产生并在总线上传输信息的同步选通脉冲信号。
每个信号组的控制部分延时锁定环410都包括一个64抽头的延时单元411，负责接收从时钟倍频器402发来的DCLK信号，并产生64个连续时延的DCLK信号，即延时的时钟总线信号DELDCLK(63:0)。在一个实施例内，该64抽头的延时单元411的每个状态都包括两个连续的变换器，图中未标注。所以，上述实施例内有128个连续的变换器。每个抽头信号DELDCLK(63:0)都对应着一个延时的DCLK，每个抽头的信号与前一个抽头相比，增加的延时时间为通过两个变换器所需要的时间。
DELDCLK(63:0)提供给64选1的选通器412(mux)，该选通器412产生的DLDCLK信号发送给2周期比较逻辑电路413。比较逻辑电路413通过6比特选择矢量SUM(5:0)的增减，从64抽头信号DELDCLK(63:0)来选择一个信号作为DLDCLK，其中选择矢量SUM(5:0)也是选通器412的输入。比较逻辑电路413对DCLK计数2个连续的时钟周期后从64个DELDCLK信号中选择与矢量SUM(5:0)的值最接近的一个。并且其相差时间小于或等于DCLK信号的两个时钟周期。矢量SUM(5:0)的值是持续更新的，从而使延时锁定环410能够计算时延并对BCLK的温度，频率，电压和的变化进行补偿。因此，选通器412的输出DLDCLK为一个提供给接收器420的动态调整的锁定窗，锁定时间小于或等于总线时钟BCLK的1/4周期。因此，锁定窗长度小于或等于四倍速同步总线上任何一个选通脉冲信号DSTB1-DSTBN的长度。
另外，控制部分的延时锁定环DLL410也包括一个调整逻辑电路415，用于接收SUM(5:0)，并在一个实施例内，完成从SUM(5:0)减去一个值的功能。从SUM(5:0)减去的值由ADJVAL调值逻辑电路404接收到的SUB(0:1)表示。在一个实施例内，SUB(0:1)表示对SUM(5:0)的值的右移比特数目。所以右移后的SUM(5:0)就是调整逻辑电路415对SUM(5:0)进行的减操作，从而产生一个经过调整的6比特矢量信号ASUM(5:0)。在一个实施例内，SUM(5:0)右移比特数目如图表1所示图表1 6比特选择矢量值SUB(1:0)值右移比特数目001比特
012比特103比特114比特在一个实施例内，ADJVAL调值逻辑电路404含有一个或多个在集成电路或者器件的制造中烧断的金属或者聚乙烯熔丝。另一个实施例将ADJVAL调值逻辑电路404视为位于集成电路或器件上的可编程的，只供读取的内存单元。还有一个实施例将ADJVAL调值逻辑电路404视为位于集成电路和器件外部，其提供的信号SUB(1:0)作为该集成电路和器件的输入输出管脚。ADJVAL调值逻辑电路404在其它实施例中包括但不限于提供多个或者少于两个的SUB信号。为了提供ADJVAL调值逻辑电路404和调整逻辑电路415，设计者需要考虑确定延时锁定环DLL 410通过SUM(5:0)表示的延迟时间，从而对集成电路生产过程中或之后的批量变化，过程中的变化和其它因素进行补偿。调整逻辑电路415通过对SUM(5:0)与自身的右移信号进行相减的结果SUB(1:0)，产生一个经过调整的6比特选择矢量信号ASUM(5:0)。
控制部分的延时锁定环DLL 410可以不断的更新SUM(5:0)以及ASUM(5:0)和SUMG(5:0)，通过每个64抽头延时单元的状态来对运行中温度和电压造成的总线时钟和延时的变化进行补偿。
因此，本发明中由参考时钟DCLK驱动的延时锁定环410可以动态的持续产生选择矢量信号SUM(5:0)，从而使选通器412从多个递增的延时延版本的选通脉冲信号DSTB1-DSTBN中选择一个时延版本的选通脉冲信号，其时延落后于选通脉冲信号DSTB1-DSTBN的时间少于或者等于一定个的该参考时钟信号DCLK的时钟周期。延时锁定环包含一个调整逻辑电路415通过将选择矢量信号SUM(5:0)自身的值减去一部分来产生一个经过调整的选择矢量信号ASUM(5:0)。延时锁定环410包含逻辑电路，电路，器件或者微代码，即微指令，也称母指令，或者是逻辑电路，电路，器件或者微代码的组合，或者是使用本发明所实现功能的器件单元。这种器件单元可能和其它电路，微代码等共同在集成电路内实现其它特定功能。在本发明范围内，微代码可能是一组微指令构成的。微指令，或称为母指令，是在一个单元层面上执行的指令。例如，微指令经常运行于精简指令系统计算机(RISC)的微处理器上。对于复杂指令系统计算机例如x86兼容的微处理器，x86指令将复杂指令翻译为微指令，并且微指令直接运行与复杂指令系统计算机的微处理器上。
在图4所示的实施例中，选择矢量信号SUM(5:0)经过一个6比特格雷码编码器414进行编码，产生一个格雷码选择矢量信号SUMG(5:0)。然后发送给每个对应信号组的接收器420。
每个接收器420从片外接收到一个数据选通信号DSTB1-DSTBN。在本发明中，每个接收器420有相同的电路。区别在于他们接收到不同的数据选通信号DSTB1-DSTBN并产生不同的选通脉冲输出信号DSO2-DSON。相应的，对于接收器1420的描述也同样适用于其它接收器420。
在接收器420中，数据选通信号DSTB1连接到一个差分接收器423。当DSTB1的值，例如电压或者电流，超过或者低于参考值REF。则差分接收器423输出信号DS1给传送逻辑电路(pass logic)424。在一个实施例内，传送逻辑电路424对接收到的DS1进行锁定，锁定时间小于或等于2个参考时钟信号DCLK时钟周期，在下文进行详细描述。传送逻辑电路424产生一个选通脉冲信号DSO1作为输入连接到延时单元421，该延时单元和控制部分延时锁定环410种的64抽头延时单元411相同，从而该64比特的延时单元421产生64个时延版本的的选通脉冲信号DSO1。每个时延版本的DSO1信号DELDSO1(63:0)和其对应的由控制部分的延时单元410产生的DELDCLK(63:0)在延迟时间上相同。
工作时，同步选通脉冲信号DSTB1从一个状态转换为下一个状态时，差分接收器的状态输出信号DS1使能并驱动传送逻辑电路424输出信号DSO1。在一个实施例内，输出信号DSO1是输入选通脉冲信号DSTB1的补充。一个允许信号PASS1拉高(deasserted)则传送逻辑电路不工作。当由SUMG(5:0)的2个DCLK时钟周期结束后，PASS1重新拉低，并使传送逻辑电路424工作。当接收器420打开时，信号DS1传送给输出信号DSO1，信号DSO1作为输入提供给64抽头的延时单元421。通过信号DSO1的传送，传送逻辑电路424对信号DS1进行锁定直到PASS1重新置低。保持时间小于或等于2个DCLK的时钟周期。为了表明这个延时，如上所述，当PASS1有效时，一个6比特格雷编码选择信号SUMG(5:0)通过一个64选1的选通器从DELDSO1(63:1)来选择一个延时版本的DSO1信号。PASS1拉低时通过传送逻辑电路424使接收器420打开允许DS1传送至DSO1。传送逻辑电路424在PASS1拉低时保持接收器420为工作状态。
每个接收器420都包括微指令，或者母指令，或者是逻辑电路，电路，装置或者微代码的组合，或者是使用本发明所实现功能的器件单元。这种器件单元可能和其它电路，微代码等共同在集成电路内实现其它功能。
上文提到，控制部分的延时锁定环410可以不断更新SUM(5:0)，也包括ASUMG(5:0)，SUMG(5:0)来对总线频率和64抽头延时单元411，421状态改变带来的变化进行补偿。这些变化来自运行过程中电压和温度的改变。
在一个实施例内，集成电路或者器件上的一个独立的控制部分延时锁定环410负责接收参考时钟信号DCLK并分配一个单独的选择矢量信号SUMG(5:0)给集成电路上多个不同位置的接收器420。
在一个实施例内，为了补偿晶粒间制造过程的变化，多个延时锁定环410分布于片上的不同位置对应一系列的信号组和相应的同步选通脉冲信号。每个延时锁定环410产生一个选择矢量信号SUMG(5:0)，该矢量信号提供给片上同一位置对应的接收器420。
图5的时序图500是用来描述图4所示的应用，具体说是本发明涉及的在微处理器或者其它使用源同步总线系统中的总线噪声在同步脉冲接收器420中造成的错误进行排除。时序图500描述了一个数据选通输入信号DSTB1。一个传送逻辑电路输出信号DSO1，和一个传送逻辑电路使能信号PASS1，这些信号为图4所示的接收器1420中的同名信号。参考起见，也列出了参考时钟信号ALIGNED DCLK.，但没有和DSTB1，DSO1，PASS1一起列出上文提到的在接收端420中作用的参考信号DCLK。
在T1时刻前，PASS1置低，表明接收器工作可以进行接收，并允许信号DSTB1的状态通过传送逻辑电路传送给输出信号DSO1。
在T1时刻，DSTB1信号按照参考值进行传送，引起差分接收器423发送一个高电平输出DSO1。在图500中，考虑到其它实施例，信号DSO1为信号DSTB1状态的补充，DSO1发送给延时单元421，驱动64个时延版本的信号DELSAON(63:0)，在T1时刻，PASS1被拉高对DSTB1进行了锁定，从而保证DSTB1在T1到T2时刻内不受到毛刺的影响。
选择矢量信号SUMG(5:0)的值提供给接收端选通器422，来选择一个时延版本的DSO1信号，其时延长度小于或等于2个DCLK周期。在T2时刻，使PASS1拉低，使接收器变为工作的接收状态。
在T3时刻，DSTB1变为高电平，DSO变为低电平。在这个传输时刻，PASS1拉高，因此锁定了接收器420，排除了T3到T4时刻可能出现的毛刺501。这个锁定间隔同样小于或等于2个参考时钟信号DCLK时钟周期长度。本着传授实施例技术的目的，在间隔小于2个DCLK周期长度的T3到T4之间出现了一个毛刺501，毛刺501大致出现在1/2的位置。图中未标明在这个位置相应的数据正在处于传输状态。由于接收器420正被锁定，所以传送逻辑电路424没有把这个毛刺信号501发送给输出信号DS01。虽然T1到T2时刻和T3到T4时刻之间的长度大致相同，但是它们可能并不完全一致。这是由于相应的延时锁定环在不断的更新选择矢量信号值SUMG(5:0)，从而对总线时钟频率，电压和温度带来的变化进行补偿。
在T4时刻，信号PASS1重新被拉低，使接收器420工作。
在T5时刻，信号DSTB1变为低电平，信号DSO1为高电平，信号PASS1拉低。驱动另一个小于或等于2个DCLK信号时钟周期的锁定状态。
图6为一个示意图，标明本发明中的传送逻辑电路600和图4中每个接收器420中的相同。传送逻辑电路600包括状态逻辑电路601，用于接收一个允许信号PASS1和一个经过筛选的选通脉冲信号DSO1，这两个信号和图4中接收器4201中的同名器件相似。允许信号PASS1来自64选1的格雷码选通器，并且是从上述多个时延版本的DSO1信号中选出的一个。状态逻辑电路601输出两个状态互补的信号PASS1T，PASS1B。所以当PASS1T处于逻辑高电平时，PASS1B处于逻辑低电平，同理类推。
传送逻辑电路600也有一个穿越电路602，包含一个第一和第二P通道器件P1，P2以及第一和第二N通道器件N1，N2。P1的源连接到一个参考电压VDD，输出到P2的源。P2的输出作为N1的源，形成604节点的一个信号BUSH。N1的源连接到N2的输出，N2的源接地。
传送逻辑电路600也包含一个选通脉冲信号保持电路603，包括第三和第四的P通道装置P3，P4以及第三和第四N通道器件N3，N4。P4的源连接到一个参考电压VDD，输出到P3的源。P3的输出作为N4的源，形成604节点的一个BUSH信号。N4的源连接到N3的输出，N3的源接地。
锁定电路602接收一个差分接收器的输出信号DS1，如图4所示的差分接收器423。DS1连接到P2和N1的门电路。
节点604的BUSH信号作为输入连接到转换器I1和I2。转换器I1输出一个缓存输出信号DSoI1，提供给集成电路上的核心接收逻辑电路，图中未标注。转换器I2输出一个缓存输出信号DSo1，提供给集成电路上的核心接收逻辑电路，图中未标注。
信号PASS1T连接到N2和P3的门电路。Pass1B信号连接到P1和N4的门电路。
运行时，接收器工作，状态逻辑电路601将信号PASS1B置低，打开P1装置，关闭N4装置。因此互补信号PASS1T为高，打开N2装置，关闭P3装置。因此，一旦差分接收器输出信号DS1为低，BUSH信号就通过P1和P2拉高。一旦差分接收器输出信号DS1为高，BUSH信号就通过P1和P2拉低。因此，BUSH信号就通过穿越电路602和转换器I1，I2传给DSO1和DSO11信号，其中DSO1反馈给状态逻辑电路601。如图4所示，DSO1也提供给64抽头的延时单元的输入端。当DSO1进行传送时，状态逻辑电路601将PASS1B置高，关闭P1，打开N4，将PASS1T置低，打开P3，关闭N2，使穿越电路602停止工作并处于一个锁定状态，使得选通信号保持电路603保持BUSH信号的状态，同时也保持DS)1和DSO11的状态。接下来穿越电路602中P1和N2被关闭，P3和N4工作使得BUSH信号的状态保持，DS1的传输即锁定。
当PASS1重新置低时，比如少于或者等于两个周期的DCLK结束，状态逻辑电路601将PASS1T置高，将PASS1B置低，从而使接收器重新开始接收之后DS1的传输。
图7的流程图700表示本发明实施例中源同步系统选通脉冲接收器的锁定方法。该方法可以通过流程图700执行，并用流程图700描述，但本发明包括但不限于该描述方法。
如图7所示，流程开始第一产生步骤730，产生一参考时钟信号的多个连续时延版本，然后从该参考时钟信号的多个连续时延版本中选择落后该参考时钟信号的一第一时间间隔的一延时信号，其中该第一时间间隔长度小于或等于一定个的上述参考时钟信号的时钟周期；在步骤702中，通过一选择矢量信号来选择该参考时钟信号的多个连续时延版本的一合适的时钟信号；锁定步骤，当在步骤706中，选通脉冲接收器中监测到发送的一选通脉冲信号时，则锁定该选通脉冲接收信号达到上述第一时间间隔；未接收到上述选通脉冲信号，则继续保持等待状态，等待上述选通信号的发送。其中，该锁定步骤更包括在第二产生步骤734，产生上述选通脉冲信号的多个连续时延版本，并在步骤710中，使用一经过编码的选择矢量信号，从步骤734产生的选通脉冲信号的多个时延版本中选择一个时延的选通脉冲信号来决定该第一时间间隔。
在第三产生步骤738中，通过降低该选择矢量信号的一定值来产生一经过调整的选择矢量信号，其中，该经过调整的选择矢量信号和该经过编码的选择矢量信号用于指示一第二时间间隔，在步骤714中，上述经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第二时间间隔。
在步骤718中对选通脉冲接收信号进行第一时间间隔的锁定接收。
图7所示的流程图700中，产生参考时钟信号的多个连续时延版本的步骤730，产生选通脉冲信号的多个连续时延版本的步骤734，产生经过调整的选择矢量信号的步骤738，上述产生步骤730，734，738，在本发明中并无严格的先后顺序，图中所示仅为平行关系，通过改变信号产生顺序所实现的和本实施例相同的装置和效果，同样在本发明的如权利要求范围内。
本发明的一个优点在于可以在目前受到由松耦合引起的噪声限制的封装(package)内进行构建。因为本发明按照一个优化过的时间间隔对同步选通脉冲接收器进行锁定，噪声影响的选通信号也通过封装锁定而去除。因此适用本发明技术的集成电路可以使用成本较低的封装技术，也就是对更少的层，更紧凑的信号跟踪组，次优的噪声特性进行封装。
虽然已经详细的描述了本发明的目的，特性，优点，但是其它实施例也在本发明的范围之内。例如，虽然本发明的要点在于集成电路的接收器。发明人认为这只是所包括的实施例之一。可以理解，本发明可以用于为大规模集成电路，印刷电路板或者相似的连接方案提供接收器和延时锁定环。
另外，虽然本发明通过在x86兼容的微处理器环境下的实际应用来描述对源同步选通脉冲信号的错误进行排除的方法。需要注意的是本发明也可以应用于除此之外的领域中。例如，一个特定功能的信号处理器或者是使用源同步协议进行数据交换的微控制器。因此，上述设备也可以使用本文所描述的方法和应用。
此外，值得注意的是，这里使用了一个参考时钟DCLK来反映温度，总线频率和电压引起的变化，因此，适合用一个矢量来表示接收器需要的延时时间长度。另外，本发明中，2个参考时钟DCLK的时钟周期对于接收器锁定来说效果较好。当然，在x86兼容的四倍速总线速率的源同步环境中，上述细节的介绍对于本发明来说是必不可少的。在其它的系统中，可能需要不同的参考信号和不同的延时长度。本发明的基本原理可以在其它应用中使用。例如，可以选用第一时钟信号的16倍速作为参考信号，时延长度小于或等于8个参考信号周期更为合适。
虽然本发明主要由一个控制部分和具有延时单元的接收器组成，并且，在一个实施例内，接收器具有相同的抽头数目。发明人注意到这不是本发明的必要范围。需要注意的是，控制部分需要提供足够的抽头给延时锁定环计算参考时钟的周期数目。接收器为延时单元提供足够数量的抽头对于产生一个锁定时延来说是必须的，而该锁定时延的长度是由延时锁定环测量计算的时钟周期数目决定的。例如，本发明的一个实施例为控制部分延时锁定单元有32个抽头，可以测量DCLK的一个周期，并提供相应的矢量信号。在这个实施例内，为了产生接收器的锁定延时，接收器包括一个的64抽头的延时单元并将所提供的信号矢量的值翻倍从而产生一个锁定时延，该时延小于或等于2个DCLK时钟周期，当然，其它部分也进行相应的改变。
允许在本发明所提出的概念和具体应用的基础上进行设计，修改，以实现相同的目的。任何的修改，替换，改造均受本发明权力要求书的限制。
权利要求
1.一种对源同步接收器中的接收错误进行排除的装置，包括一延时锁定环，用于接收一参考时钟信号，并产生一选择矢量信号和一经过编码的选择矢量信号，该选择矢量信号和该经过编码的选择矢量信号用于指示一第一时间间隔，其中，该选择矢量信号从该参考时钟信号的多个连续时延版本中选择一合适的时钟信号，并且所选的该合适的时钟信号比上述参考时钟信号落后该第一时间间隔，该第一时间间隔少于或等于一定个的该参考时钟信号的时钟周期；以及一个以上的选通脉冲接收器，每个上述选通脉冲接收器连接上述延时锁定环，并在相应的选通脉冲信号发送后，对该选通脉冲信号进行上述第一时间间隔的接收锁定，其中，上述经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第一时间间隔。
2.如权利要求1所述的装置，其特征在于，该选择矢量信号包含有一选自于由一经过调整的选择矢量信号与一未经过调整的选择矢量信号所构成的组合的信号。
3.如权利要求2所述的装置，其特征在于，该延时锁定环更包括一调整逻辑电路，用于接收上述未经调整的选择矢量信号，通过降低该未经调整的选择矢量信号的值来产生上述经过调整的选择矢量信号；其中，该经过调整的选择矢量信号和该经过编码的选择矢量信号用于指示一第二时间间隔，上述经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第二时间间隔。
4.如权利要求3所述的装置，其特征在于，更包括一调值逻辑电路，连接到上述延时锁定环，用于指示所减的该一定值。
5.如权利要求4所述的装置，其特征在于，上述调值逻辑电路包括一多个熔丝。
6.如权利要求4所述的装置，其特征在于，上述调值逻辑电路包括一内存单元。
7.如权利要求4所述的装置，其特征在于，上述调值逻辑电路通过一多个I/O管脚的信号来指示该一定值。
8.如权利要求1所述的装置，其特征在于，该选择矢量信号和该经过编码的选择矢量信号是不断调整更新的。
9.如权利要求1所述的装置，其特征在于，该延时锁定环更包括具有第一多个抽头的一延时单元，该延时单元的每个抽头和上述参考时钟信号的连续时延版本对应。
10.如权利要求9所述的装置，其特征在于，具有第一多个抽头的该延时单元的每个抽头包括两个连续层叠反相器。
11.如权利要求9所述的装置，其特征在于，每个上述选通脉冲接收器更包括有第二多个抽头的一相同延时单元，每个该相同延时单元的抽头和上述选通脉冲信号的连续时延版本对应，其中，具有第一多个抽头的该延时单元和具有第二多个抽头的该相同延时单元在抽头的数目上相同。
12.如权利要求1所述的装置，其特征在于，每个上述选通脉冲接收器更包括一穿越电路，从差分接收器接收一输出信号，当该穿越电路处于工作状态时，使上述差分接收器的上述输出信号的状态可以传送给一状态逻辑电路的输入端；以及一保持逻辑电路，该保持逻辑电路工作时通过上述穿越电路的一个节点连接到上述穿越电路，当该保持逻辑电路工作时，并维持节点的状态。
13.如权利要求1所述的装置，其特征在于，该源同步接收器与具有四倍传输率的源同步总线相连接。
14.如权利要求1所述的装置，其特征在于，该参考时钟信号由一总线时钟信号派生，其中，上述一定个的该参考时钟信号的时钟周期包含两个总线时钟信号的时钟周期。
15.如权利要求1所述的装置，其特征在于，上述连续参考时钟信号的多个时延版本为一选通器的输入，其中，该选择矢量信号是上述选通器的一个特定输入，上述选通器的输出为上述参考时钟信号的多个连续时延版本中的一个。
16.如权利要求1所述的装置，其特征在于，该选通脉冲信号的多个连续时延版本为一选通器的输入，其中，上述经过编码的选择矢量信号是该选通器的选择输入，该选通器的输出为上述选通脉冲信号的多个连续时延版本中的一个。
17.如权利要求1所述的装置，其特征在于，上述延时锁定环更包括一格雷码编码器，用于接收上述选择矢量信号，并产生上述经过编码的选择矢量信号。
18.一种对源同步选通脉冲接收器进行锁定的微处理器，包括一延时锁定环，用于接收一参考时钟信号，并产生一选择矢量信号和一经过编码的选择矢量信号，该选择矢量信号和该经过编码的选择矢量信号用于指示一第一时间间隔，其中，该选择矢量信号从该参考时钟信号的多个连续时延版本里选择一合适的时钟信号，并且所选的该合适的时钟信号比上述参考时钟信号落后一第一时间间隔，该第一时间间隔少于或等于一定个的该参考时钟信号的时钟周期，上述延时锁定环包括一延时单元，该延时单元具有第一多个抽头，每个该延时单元的第一多个抽头和上述参考时钟信号的连续时延版本对应；以及一选通脉冲接收器，连接到上述延时锁定环，用来接收上述经过编码的选择矢量信号和一选通脉冲信号，在接收到该选通脉冲信号之后，对该选通脉冲信号进行上述第一时间间隔的接收锁定，其中，该选择矢量信号从该选通脉冲信号的多个连续时延版本里选择一合适的选通脉冲信号，上述选通脉冲接收器包括一相同延时单元，该相同延时单元具有第二多个抽头单元，每个该相同延时单元的第二多个抽头和上述选通脉冲信号的连续时延版本对应，其中，具有第一多个抽头的该延时单元和具有第二多个抽头的该相同延时单元在抽头的数目上相同。
19.如权利要求18所述的微处理器，其特征在于，该选择矢量信号包含有一选自于由一经过调整的选择矢量信号与一未经过调整的选择矢量信号所构成的组合的信号。
20.如权利要求19所述的微处理器，其特征在于，该延时锁定环更包括一调整逻辑电路，用于接收上述未经过调整的选择矢量信号，通过降低该未经过调整的选择矢量信号的值来产生上述经过调整的选择矢量信号，其中，该经过调整的选择矢量信号和该经过编码的选择矢量信号用于指示一第二时间间隔，上述经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第二时间间隔。
21.如权利要求20所述的微处理器，其特征在于，包括一调值逻辑电路，连接到上述延时锁定环，用于指示所减的该一定值。
22.如权利要求21所述的微处理器，其特征在于，上述调值逻辑电路包括一多个熔丝。
23.如权利要求21所述的微处理器，其特征在于，上述调值逻辑电路包括一内存单元。
24.如权利要求21所述的微处理器，其特征在于，上述调值逻辑电路通过一多个I/O管脚的信号来指示所减的数值。
25.如权利要求18所述的微处理器，其特征在于，该选择矢量信号和该经过编码的选择矢量信号是不断调整更新的。
26.如权利要求18所述的微处理器，其特征在于，具有第一多个抽头的该延时单元的每个抽头包括两个连续层叠的反相器，其中具有第二多个抽头的该相同延时单元的每个抽头也包括两个连续层叠的反相器。
27.如权利要求18所述的装置，其特征在于，每个上述选通脉冲接收器包括一穿越电路，从差分接收器接收一输出信号，当该穿越电路处于工作状态时，使上述差分接收器的上述输出信号的状态可以传送给一状态逻辑电路的输入端；以及一保持逻辑电路，该保持逻辑电路工作时通过上述穿越电路的一个节点连接到上述穿越电路，当该保持逻辑电路工作时，并维持节点的状态。
28.如权利要求18所述的微处理器，其特征在于，该源同步选通脉冲接收器与具有四倍传输率的源同步总线相连接。
29.如权利要求18所述的微处理器，其特征在于，该参考时钟信号由一总线时钟信号派生，其中，上述一定个的该参考时钟信号的时钟周期包含两个总线时钟信号的时钟周期。
30.如权利要求18所述的微处理器，其特征在于，该连续参考时钟信号的多个时延版本为一选通器的输入，其中，该选择矢量信号是上述选通器的一特定输入，上述选通器的输出为上述参考时钟信号的多个连续时延版本中的一个。
31.如权利要求18所述的微处理器，其特征在于，该选通脉冲信号的多个连续时延版本为一选通器的输入，其中，上述经过编码的选择矢量信号是该选通器的选择输入，该选通器的输出为上述选通脉冲信号的多个连续时延版本中的一个。
32.如权利要求18所述的微处理器，其特征在于，该延时锁定环更包括一格雷码编码器，用于接收上述选择矢量信号并产生上述经过编码的选择矢量信号。
33.一种源同步选通脉冲接收器的锁定方法，包括第一产生步骤，产生一参考时钟信号的多个连续时延版本，并从该参考时钟信号的多个连续时延版本中选择落后该参考时钟信号的一第一时间间隔的一延时信号，其中，该第一时间间隔长度小于或等于一定个的上述参考时钟信号的时钟周期；以及通过一选择矢量信号来选择该参考时钟信号的多个连续时延版本的一合适的时钟信号；锁定步骤，当在选通脉冲接收器中监测到发送的一选通脉冲信号时，锁定该选通脉冲接收信号达到上述第一时间间隔，其中，该锁定步骤更包括第二产生步骤，产生上述选通脉冲信号的多个连续时延版本，通过一经过编码的选择矢量信号选择一个时延的选通脉冲信号来决定该第一时间间隔。
34.如权利要求33所述的的锁定方法，其特征在于，更包括第三产生步骤，通过降低该选择矢量信号的一定值来产生一经过调整的选择矢量信号，其中，该经过调整的选择矢量信号和该经过编码的选择矢量信号用于指示一第二时间间隔，上述经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第二时间间隔。
35.如权利要求33所述的锁定方法，其特征在于，更包括不断更新该选择矢量和该经过编码的选择矢量。
36.如权利要求33所述的方法，其特征在于，该第一产生步骤更包括使用具有第一多个抽头单元的一延时单元，每个该延时单元的第一多个抽头和上述参考时钟信号的连续时延版本对应。
37.如权利要求36所述的方法，其特征在于，该第二产生步骤更包括使用具有第二多个抽头单元的一相同延时单元，每个延时单元的第二多个抽头和上述选通脉冲信号的连续时延版本对应，其中，具有第一多个抽头的该延时单元和具有第二多个抽头的该相同延时单元在抽头的数目上相同。
38.如权利要求33所述的方法，其特征在于，该第一产生步骤更包括由一总线时钟触发该参考时钟信号，其中上述一定数量的时钟周期包含两个总线时钟信号的时钟周期。
39.如权利要求33所述的方法，其特征在于，该第一产生步骤更包括产生一连续参考时钟信号的多个时延版本，该连续参考时钟信号的多个时延版本为一选通器的输入，产生一选择矢量信号作为上述选通器的一特定输入，上述选通器输出上述参考时钟信号的多个连续时延版本中的一个。
40.如权利要求33所述的方法，其特征在于，该第二产生步骤更包括产生一连续选通脉冲信号的多个时延版本，该连续选通脉冲信号的多个时延版本为一选通器的输入；产生一经过编码的选择矢量信号作为上述选通器的输入，上述选通器输出上述选通脉冲信号的多个连续时延版本中的一个。
41.如权利要求34所述的方法，其特征在于，该指示指的是对上述选择矢量信号进行格雷编码并产生上述经过编码选择矢量。
全文摘要
一种对源同步接收器中的接收错误进行排除的装置，包括一延时锁定环和一个以上的选通脉冲接收器。延时锁定环DLL接收一参考时钟信号，并产生选择矢量信号和经过编码的选择矢量信号，用于指示一第一时间间隔；选择矢量信号从参考时钟信号的多个连续时延版本中选择一合适的时钟信号，并且所选的该合适的时钟信号比参考时钟信号落后该第一时间间隔，该第一时间间隔少于或等于一定个的该参考时钟信号的时钟周期。每个选通脉冲接收器连接延时锁定环，在相应的选通脉冲信号发送后，对该选通脉冲信号进行上述第一时间间隔的接收锁定，经过编码的选择矢量信号通过从上述选通脉冲信号的多个连续时延版本中选择的一个合适的版本来决定上述的第一时间间隔。
文档编号H04L12/40GK101068195SQ20071011181
公开日2007年11月7日 申请日期2007年6月15日 优先权日2007年1月29日
发明者詹姆斯·R·伦德伯格 申请人:威盛电子股份有限公司