专利名称：基频带硬件传输架构的制作方法
技术领域：
本实用新型涉及的是一种传输设备，特别涉及的是一种基频带硬件传输架构。
技术背景现有的数字数据运算与传输，多以软件控制微控制器以执行对于数据的攫取、 运算、传输与储存等功能。微控制器之中断次数较多，数据搬移频繁，使微控制 器处在经常性的工作状态。攫取同步信号的系统时间因中断前执行指令长短不一 容易产生系统时序抖动(jitter)加大，因而造成数据传输错误。微控制器须执行无 谓的重送或链路重建步骤，无形中降低微控制器的运算能力与整体数字数据传输 效率，同时也消耗还多的电力，尤其对于强调环保、省电与传输质量的可携式语 音设备，无法符合实际的需要。现有的可携式语音设备，通常需须具备待机长的功能，同时具有迷你轻巧的 特点；就操作功能而言，若要具备高速运算或传输能力，则须搭配高频率的晶体、 振荡器或微控制器，其结果将导致设备还耗电；若一味增加电源容量，不仅无法 达到迷你轻巧的特点，整体重量势必增加。其解决的道，可使微控制器在单位时 间内的工作频率减少，增加休眠状态，减少电源消耗；但是特制化基频带电路仍 需要在最低耗能条件下始能维持设备的基本功能，就实务上而言，以目前使用 2.4GHzISM波段的蓝芽(BlueTooth)无线数字信号模块，其基频电路前端处理射频 (RF)的数字信号收发组件需要振荡器的最低工作频率约为12MHz，若能使基频电 路与数字信号收发组件共享同一个振荡器，可使系统的耗电减少；但是要以工作 频率约为12MHz的振荡器操作在传输数据、语音压缩与数字信号处理，其频率速 度明显不足；且一般现有的数据串并联转换模块每接收8个bit外部信号数据即产 生一个中断信号至微控制器，造成中断信号频繁与等待时间过长，微控制器待命 处理收发数据的时间过久，无法执行其它呼叫控制(Call Control)或数字信号处理 (音频频谱分析、语音压缩)等需较高处理频率的工作，严重降低整体数据传输效 率与运算的速度，同时也增加电源消耗，故在实际使用上仍不符合使用者的所需。发明内容本实用新型的主要目的是在提供一种基频带硬件传输架构，用以克服上述缺陷。为实现上述目的，本实用新型采用的技术方案在于，提供一种基频带硬件传 输架构，其具有一无线数字信号收发单元、 一双向数据接口、 一频率恢复校正功 能区块(包含一接收数据频率修正器)、 一相关器(包含一位移緩存器与一接序码比 较器)、 一微控制器、 一编译码模块、 一频率事件控制模块(包含一系统频率、一 定时器、 一系统时间攫取缓存器与一发射同步脉波产生器)、 一数据串并联转换模 块(包含二事件监视器、 一数据指针器、 一逻辑控制器与一位移緩存器)、 一直接 记忆存取区块(包含一随机存取内存与一内存仲裁多任务器)、 一收发模块命令控 制器与一振荡器等的组合设计，而在所述的相关器以接序码比较器鉴识输入数据 的相似度是否达到默认值，然后产生接序码中断信号同时传递至微控制器与频率 事件控制模块，使中断触发的系统时间可通过硬件攫取，减少相对于以软件攫取 的时序抖动产生的频率误差，接序码中断信号同时也通知微控制器系统将开始接 收信息，由于微控制器与频率事件控制模块均收到相同之中断信号(可避免现有 架构的微控制器因尚在执行其它软件指令，使其进入中断排程的时间不一致，造 成攫取中断信号的时序与计数产生误差或延迟)，使得微控制器具有精确参考时 间调整本机与主频率机器时框偏移误差，并做进一步修正，使双方维持在可接受 的误差范围内进行通讯或数据传递的功能；此外，接序码比较器也产生接收触发 信号至数据串并联转换模块的逻辑控制器，使的开始传送来自串并联位移緩存器 的接收数据进入内存。逻辑控制器周期性告知内存仲裁多任务器，接收外部信号 数据的工作即将开始，同时暂停微控制器搬移内存内数据的执行优先权，此控制 逻辑以直接内存存取方式和微控制器碰撞等待机制配合，增加整体的实用性。为达上述的目的，本实用新型是一种基频带硬件传输架构，包括有一无线数 字信号收发单元、 一双向数据接口、 一频率恢复校正功能区块、 一相关器、 一微 控制器、 一编译码模块、 一频率事件控制模块、 一数据串并联转换模块、 一直接 记忆存取区块、 一收发模块命令控制器与一振荡器，以发射同步脉波产生器监视 系统时间，并在预定时间产生 一个数据发射时间定位脉波，此脉波触发数据串并 联转换模块开始读取储存在随机存取内存内的数据至位移緩存器；逻辑控制器则计数已输出数据容量并周期性填补数据进入位移緩存器，数据串并联转换器与直 接记忆存取区块运作方式与接收模式相同；同时，微控制器经由并行总线以最高 频率填写数据至随机存取内存；与现有技术比较本实用新型的有益效果在于，首先本实用新型发射与接收功 能通过采用较低频率的微控制器硬件架构，达到精准时序同步，节省系统整体电 路运作时的电源消耗，延长待机时间与实质提升数字数据封包传输效率与安全， 增加整体的实用性与功能性；其次所述的编译码模块可对接收的信号施予冗余校验，对发送的信号先施予 纠错或拌码等功能，增加本实用新型信号传输的功能性与安全性者。再次在所述的双向数据接口连接所述的频率恢复校正功能区块，并通过所述 的频率恢复校正功能区块所设置的接收数据频率修正器，可供恢复外来接收信号 的取样频率，同时具有使所述的取样频率与本地频率同步的功效。最后通过所述的数据串并联转换模块所设置的两个事件监视器与一数据指针 器，可分别产生唤醒中断信号、封包传输完成中断信号和数据寻址中断信号，而 数据串并联转换模块与微控制器并接至一 内存仲裁多任务器与 一共享的随机存取 内存，所述的内存仲裁多任务器是维持信号以一定的先后顺序输入或输出随机存 取内存，数据串并联转换模块每接收8个bit的外部信号数据即先储存至随机存取 内存的缓冲区(Buffer),未如现有的程序，先输入至微控制器处理；数据寻址信号 是做为存取接收数据至内存绝对地址的累加指针，当接收数据至某一容量时，系 统依实际需求适时发出唤醒中断信号，通知微控制器采取最高频率，经由并行总 线至随机存取内存 一 次性大量处理已接收的数据；大幅提升微控制器处理效能， 封包传输完成中断信号结束封包数据接收后，通知微控制器数据接收已暂告一段 落，微控制器因而具有相对较多的时间可执行其它语音信号、数字信号的处理、 运算或其它应用，增加整体的功能与效率。
图1为本实用新型种基频带硬件传输架构结构图一; 图2为本实用新型种基频带硬件传输架构结构图二; 图3为本实用新型种基频带硬件传输架构结构图三。
具体实施方式
以下结合附图，对本新型上述的和另外的技术特征和优点作更详细的说明。 请参阅图l，本实用新型是一种基频带硬件传输架构，所述的基频带硬件传 输架构包括有一无线数字信号收发单元10、 一双向数据接口 20、 一频率恢复校正 功能区块30(包含一接收数据频率修正器31)、 一相关器(Correlator)40(包含一位移 缓存器41与一接序码比较器42)、 一微控制器(MCU-Micro Control Unit)50、 一编 译码模块(Coder)90、 一频率事件控制模块60(包含一系统频率61(System Clock)、 一发射同步脉波产生器62、 一系统时间攫取緩存器63与一定时器(Timer) 64)、 一数据串并联转换模块70(包含两事件监视器71、 72、 一数据指针器73、 一位移 緩存器74与一逻辑控制器75)、 一直接记忆存取(DMA-Direct Memory Access)区 块100(包含一随机存取内存(RAM-Random-Access Memory)80与 一 内存仲裁多任 务器130)、 一收发模块命令控制器120与一振荡器100;其中，前述的双向数据 接口 20、频率校正功能区块30、相关器40、微控制器50、频率事件控制模块60、 数据串并联转换模块70、编译码模块90、直接记忆存取区块IOO与收发模块命令 控制器120是组设成一系统模块150;所述的无线数字信号收发组件IO是供无线 数字信号的接收与发射；所述的双向数据接口 20是连接所述的数字信号收发组件 10,以无线数字信号收发组件IO传输信号；所述的频率校正功能区块30是连接 所述的双向数据接口 20,所述的频率校正功能区块30是设有一接收数据频率修 正器31,以供校正并同步本机与外来信号的数据与频率特性；所述的相关器40 的接序码比较器42是连接所述的频率校正功能区块30，其功能为比对来自外部 接收信号的接序码相似度是否达到预设期望值，经比对完成后，产生接序码中断 信号(Access CodeJnt)传递至所述的^U空制器50与所述的频率事件控制冲莫块60 的系统时间攫取緩存器63,以硬件执行攫取与记录接序码中断信号触发系统的时 间，做为系统时序调整的参考基准，提升信号时序同步的精确度，避免因时序抖 动造成信号攫取错误，同时可避免现有架构的微控制器50因尚在执行其它软件指 令，使其进入中断排程的时间不一致，造成接序码中断信号的时序产生误差或不 一致性的延迟，使系统同步不够精准；如此，则微控制器50具有精确数据供时间 调整时框偏移误差，使频率跟随端与频率自主端维持在可接受的误差范围内进行 通讯或数据传递的功能；相关器40的比较器42并且产生接收触发信号(Rx—Trig), 通知数据串并联转换模块70的逻辑控制器75,产生一控制信号开始接收来自位移緩存器74的数据，在周期性数据完整时取得内存仲裁多任务器130权位，暂时 停止微控制器50自随机存取内存80存取数据，并且将接收数据依据数据指针器 73定位指针存入随机内存，在接收外部数据至某一容量时，数据串并联转换模块 70的事件监视器71依实际需求适时发出唤醒中断信号(Wake—Int),通知微控制器 50中止待机状态，至随机存取内存80—次性大量处理已接收数据，增加微控制 器处理的能力与效率；在完成接收数据后，数据串并联转换模块70的事件监视器 72发出封包传输完成中断信号(WrapJnt),通知微控制器50数据接收暂告一段落， 进而执行资料的读取、处理、运算或传输数据信号至其它附属语音处理单元，增 加本实用新型整体的实用性与功能性。(请参阅图2)所述的微控制器50是与相关器40、直接记忆存取区块IOO、编译码模块90 (所述的编译码模块卯可执行纠错(FEC: Forward Error Correction),冗余校验 (CRC: Cyclic Redundant Check)与拌码(Scramble)三种功能，在发送信号数据前与 接收信号数据后，通过微控制器50自随机存取内存80传输数据至编译码模块90， 分别实施纠错、拌码或冗余校验等侦错、加密和解密的功能，增加本实用新型的 数据安全性与系统稳定性。)与数据串并联转换模块70连接，以控制数据的存取 (其中，所述的相关器40是包括一位移緩存器(Shifter)41和一接序码比较器 (Thresholder)42，而以所述的接序码比较器42判定输入的信号数据其接序码相似 度是否达有到默认值，然后产生接序码中断信号同时传递至微控制器50与频率事 件控制模块60,接序码比较器42也产生接收触发信号(Rx—Trig)，通知数据串并 联转换模块70可开始接收来自对方的数据。)；所述的频率事件控制模块60是 与相关器40与数据串并联转换模块70连接，并接收所述的相关器40的接序码比 较器42所传出的接序码中断信号(Access Code一Int)，攫取与记录所述的中断信号 事件产生时的系统时间，同时通过时间比较后再调整可使频率跟随端锁定无线通 讯系统时序，并且供附属相关单元使用的参考与成为通讯同步时框收发时槽(Time Slot)的起点；而所述的数据串并联转换模块70是设有两个事件监视器71、 72与 数据指针器73，以分别产生二种控制微控制器50中断信号唤醒中断信号 (Wakejnt)和封包传输完成中断信号(Wrap—Int),以及数据存取寻址信号做为与数 据储存在随机存取内存80的地址参考指针，进而执行数据在后续时槽(Time Slot) 的攫取，处理和运算。而在发送状态时(请参阅图3),系统时槽(Time Slot)由频率事件控制模块60规划控制，经由发射同步脉波产生器64产生 一个脉波至数据串并联转换模块70的逻辑控制器75,指示逻辑控制器75发出一控制信号至内存仲裁多任务器130, 暂时停止微控制器50槽位自随机存取内存80存取数据，并且以并行总线采最高 频率周期性填补传输数据至数据串并联转换模块70的位移緩存器74,经由双向 数据接口 20与无线数字信号收发单元10,进而开始发送信号。其中，所述的无线数字信号收发组件IO是进一步连接一收发模块命令控制器 120。另外，所述的随机存取内存80是进一步连接一内存仲裁多任务器130,以 供所述的内存仲裁多任务器130先连接微控制器50与数据串并联转换模块70, 使信号依一定的排程顺序写入或读出随机存取内存，利控制数据存取；此外，系 统模块150的振荡频率系统一由振荡器IIO提供，系统模块150的振荡频率也输 出至无线数字信号收发单元10，通过共享同一振荡器100的设计，使具有减少系 统的耗电，加强频率同步的精确度，增加整体的功能性。综上所述，使得本实用新型具有通过较低频频率的微控制器硬件架构，即可 达成须由相对高速频率微控制器始能完成的功能，提升实质有效的信号传输效率、 处理能力与信息稳定度，而提供无线跳频通讯系统精准时序同步，减少信号传输 与处理时发生错误的机率，节省电路运作时的电源消耗，可增长待机时间与达到 高效率数字数据封包传输等效果，增加整体的功能与效率。由以上详细说明，可使熟知本项技艺者明了本实用新型的确可达成前述目的， 实已符合专利法的规定，提出专利申请。以上说明对本新型而言只是说明性的，而非限制性的，本领域普通技术人员 理解，在不脱离以下所附权利要求所限定的精神和范围的情况下，可做出许多修 改，变化，或等效，但都将落入本实用新型的保护范围内。
权利要求1、一种基频带硬件传输架构，其特征在于其包括有一无线数字信号收发单元、一双向数据接口、一频率恢复校正功能区块、一相关器、一微控制器、一频率事件控制模块、一数据串并联转换模块、一直接记忆存取区块、一编译码模块、一收发模块命令控制器与一振荡器；其中，所述的无线数字信号收发单元进行信号的接收；所述的双向数据接口连接无线数字信号收发单元，供所述的无线数字信号收发单元的接收信号；所述的频率恢复校正功能区块连接所述的双向数据接口，供校正频率跟随端与频率自主端的频率特性；所述的相关器连接所述的频率恢复校正功能区块；所述的微控制器是与相关器、直接记忆存取区块与编译码模块连接；所述的频率事件控制模块与相关器、数据串并联转换模块与振荡器连接；所述的数据串并联转换模块是与相关器、微控制器、频率事件控制模块与直接记忆存取区块连接。
2、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的频率恢 复校正功能区块设有 一 接收数据频率修正器。
3、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的相关器 包括一位移緩存器和一接序码比较器。
4、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的数据串 并联转换模块设有两个事件监视器与一个数据指针器，所述的数据串并联转换模 块并接有 一 与微控制器共享的随机存取内存。
5、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的无线数 字信号收发单元还连接一收发模块命令控制器。
6、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的直接记 忆存取区块包含一随机存取内存与 一 内存仲裁多任务器。
7、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的数据串 并联转换模块内设有一逻辑控制器，以控制系统的接收数据安排。
8、 根据权利要求1所述的基频带硬件传输架构，其特征在于所述的频率事 件控制模块设有 一 系统时间攫取緩存器。
9、 一种基频带硬件传输架构，所述的基频带硬件传输架构包括有一无线数字 信号收发单元、 一双向数据接口、 一频率恢复校正功能区块、 一相关器、 一微控 制器、 一频率事件控制模块、 一数据串并联转换模块、 一直接记忆存取区块、一编译码模块、 一收发模块命令控制器与一振荡器；其中，所述的数字信号收发单元进行信号的发射；所述的双向数据接口是连接所述的数字信号收发单元，以供 无线数字信号收发单元的发射信号；所述的微控制器与所述的相关器、直接记忆 存取区块与编译码模块连接；所述的频率事件控制模块与所述的相关器、数据串并联转换模块与振荡器连接；所述的数据串并联转换模块是与相关器、微控制器、 频率事件控制模块与直接记忆存取区块连接。
10、 根据权利要求9所述的基频带硬件传输架构，其特征在于所述的无线 数字信号收发单元是进一步连接一收发模块命令控制器。
11、 根据权利要求9所述的基频带硬件传输架构，其特征在于所述的直接 记忆存取区块是包含一随机存取内存与 一 内存仲裁多任务器。
12、 根据权利要求9所述的基频带硬件传输架构，其特征在于所述的数据 串并联转换模块内是设有一逻辑控制器，以控制系统的发射数据排程。
专利摘要本实用新型为一种基频带硬件传输架构，尤指一种可通过一无线数字信号收发组件、一双向数据接口、一频率恢复校正功能区块、一相关器、一微控制器、一编译码模块、一频率事件控制模块、一数据串并联转换模块、一直接记忆存取区块、一收发模块命令控制器与一振荡器的组合设计，以使用较低频频率的微控制器，而可提供跳频通信系统精准时序同步，节省电路运作时的电源消耗，延长待机时间，可达到实质提升数字数据封包传输效率与讯息稳定度等效果，而适用在各式基频带硬件传输架构或类似的架构。
文档编号H04B1/38GK201104353SQ20072017765
公开日2008年8月20日 申请日期2007年9月29日 优先权日2007年9月29日
发明者陈伟腾 申请人:冠宇国际电讯股份有限公司