专利名称：一种降低数字中频信号峰均比的方法
技术领域：
本发明涉及无线通信领域的数字中频信号处理技术，尤其涉及一种降低数 字中频信号峰均比的方法。
背景技术：
无线通信系统大多采用码分多址(CDMA)的多址方式，为了提高通信线 路的利用率，在调制时常采用四相移相键控(QPSK)及正交振幅调制(QAM) 等高阶调制方式。由于CDMA系统通常是多个码道叠加发送，因此，对于QPSK 会造成调制后的信号叠加后出现非恒包络的特性，而QAM本身也是非恒包络 调制，这些因素将导致经过调制后的CDMA信号具有较高的峰均比(PAR), 尤其是在发送多个载波的合成信号时，峰均比会更高。
高峰均比信号经过数模转换(DAC)后，会送入射频功率放大器，而为了 保证高峰均比的信号不失真并避免带外功率泄露，射频功率放大器就必须增加
回退余量，如此，就使得射频功率放大器工作时的最大功率远远大于其平均输 出功率，导致射频功率放大器经常工作在较低效率的区间，造成射频单元的浪
费；若不增加回退余量，则会导致射频功率放大器在输入信号功率较大时工作 在非线性区域，输出信号会产生饱和失真，引起输出信号的线性度变差。如果 在信号进入射频功率放大器前，对信号的峰均比进行必要的降低，即进行削峰 (CFR)，则可以降低对射频功率放大器动态范围的要求，而无需采用昂贵的大 动态范围功率放大器，大大降低功率放大器单元的成本。
目前，降低信号峰均比的方法有多种，基于脉冲对消原理的削峰方案是常 用的 一种。这种方案利用对信号和削峰门限比较而得到的抽头与对消脉沖成型 滤波器进行巻积，产生一系列的对消脉冲，然后用对消脉冲与具有较高PAR值的原始信号迸行抵消，以达到降低信号PAR值的目的。但是，在系统多载波条 件下，尤其在多个载波的频率间距相隔较远时，为了保证削峰后信号的误差矢
量幅度(EVM)及邻信道泄露功率比(ACLR)等指标符合要求，这种削峰方 案所需要的对消脉沖成型滤波器阶数往往较大；在利用现场可编程门阵列 (FPGA)实现的过程中，削峰过程所消耗的硬件资源，如乘法器、逻辑存储单 元等会随着削峰脉冲成型滤波器阶数的增加而增加，使得硬件成本大大提高。
发明内容
有鉴于此，本发明的主要目的在于提供一种降低数字中频信号峰均比的方 法，使得在利用FPGA实现对消脉冲成型滤波器时大大降低了硬件资源的消耗， 且不产生对削峰结果不利的影响。
为达到上述目的，本发明的技术方案是这样实现的
本发明提供了 一种降低数字中频信号峰均比的方法，包括
A. 根据系统配置设置削峰门限值，计算需进行削峰的数字中频信号的模
值；
B. 根据所述削峰门限值及计算得到的所述模值，对数字中频信号进行处 理，生成峰值脉冲序列；
的点乘运算，再将多个乘法器的输出依照时序叠加，生成对消脉沖信号；
D.将对消脉冲信号与时序对齐后的原始数字中频信号进行对消，输出进行
削峰后的数字中频信号。
其中，步骤B所述生成峰值脉冲序列是生成I、 Q两路峰值脉冲序列；步
骤C所述生成对消脉冲信号是生成I、 Q两路对消脉冲信号。 上述方案中，步骤B所述生成峰值脉沖序列进一步包括
a. 比较所述计算出的信号模值及设置的削峰门限值，计算数字中频信号超 出削峰门限值的部分，生成超限脉冲序列；
b. 保留步骤a中输出的超限脉冲序列中具有局部最大值的超限脉冲，其余超限脉冲置零；
c. 检测步骤b中保留的局部最大的超限脉冲之间的时序距离，将时序距离 在峰值脉冲最小时间距离以内的超限脉沖置零；
d. 输出经过步骤c处理后的超限脉沖，分I、 Q两路成为峰值脉冲序列。 上述方案中，步骤C所述进行点乘运算之前进一步包括将峰值脉沖序列
中非零峰值脉冲挑出在乘法器中与滤波器系数进行点乘。
上述方案中，步骤D所述对消还包括将第一次削峰后的数字中频信号作 为第二次削峰的输入信号进行第二次削峰。
本发明所提供的降低数字中频信号峰均比的方法，将对数字中频信号进行 削峰时的巻积运算换成多个乘法器并行的点乘运算，并且，挑出峰值脉冲信号 中的非零脉沖与滤波器系数进行点乘，如此，使得在利用FPGA实现对消脉冲 成型滤波器时可以节省大量乘法器资源，而对削峰结果不产生不利影响。
图1为本发明降低数字中频信号峰均比的方法流程图； 图2为本发明方法中生成超限脉冲序列的流程图； 图3为本发明方法中生成峰值脉冲序列的流程图； 图4为本发明方法生成峰值脉冲序列的效果示意图； 图5为本发明将峰值脉沖依次分配给多个乘法器进行点乘的效果示意图； 图6为本发明将第一次削峰后的数字中频信号作为第二次削峰的输入信号 进行削峰的流程示意图。
具体实施例方式
下面结合附图及具体实施例对本发明再作进一步详细的说明。 图1是本发明降低数字中频信号峰均比的方法流程图，如图l所示，本发 明方法包括
步骤110，根据系统配置设置削峰门限值Thr。步骤120，计算需要进行削峰的数字中频信号的模值；
这里，数字中频信号可以表示为I+Q*j，其中I表示同相分量，Q表示正交 分量，j表示虚数单位。
步骤130,根据步骤110确定的削峰门限值Thr及步骤120得到的信号模 值对数字中频信号进行处理，生成I、 Q两路峰值脉沖序列；
该步骤进一步包括
步骤130a，比较步骤120中计算出的信号模值与步骤110中设置的削峰门 限值Thr，计算数字中频信号超出门限值Thr的部分，生成超限脉冲序列；
步骤130b，保留步骤130a输出的超限脉沖序列中具有局部最大值的超限 脉冲，其余超限脉冲置零；
这里，所述局部最大值是指将一个超限脉冲与前后紧邻的超限脉沖模值 进行比较，如果该超限脉冲模值最大，则认为该超限脉冲才莫值具有局部最大值；
步骤130c，检测步骤130b中保留的局部最大的超限脉冲之间的时序距离， 将时序距离在系统中定义的峰值脉冲最小时间距离以内的部分超限脉冲置零；
步骤130d，输出经过步骤130c处理后的超限脉冲，分I、 Q两路成为峰值 脉冲序列。
步骤140，将步骤130生成的I、 Q两路峰值脉沖序列中的峰值脉冲依次分 配给多个乘法器，进行并行的点乘运算，再将多路乘法器的输出依照时序叠力口， 生成对消脉冲信号。
步骤150,将步骤140中输出的对消脉冲信号与时序对齐后的原始数字中 频信号进行对消，输出进行削峰后的数字中频信号；
这里，所述原始数字中频信号是指在对待削峰的数字中频信号进行处理、 生成峰值脉冲序列前，会对该数字中频信号保留一份没有被处理过的原始信号 拷贝，称为原始数字中频信号。这样，就可以将该原始数字中频 号与对消脉 冲信号在时序对齐后进行对消，以达到削峰的效果。
在上述步骤中，可以将步骤150经过对消后的结果作为削峰后的结果输出， 也可以将步骤150的输出作为步骤120的输入，也就是作为步骤120中需要进行削峰的数字中频信号，重复执行步骤120~步骤150，然后再输出经过再次削 峰后的步骤150的结果。其中，将削峰后的信号再次进行削峰的削峰次数可以 根据需要由用户任意设定。
具体的，生成超限脉冲序列的流程如图2所示，其流程步骤包括
步骤210,设置削峰门限值Thr;
步骤220，计算当前时刻输入的需要进行削峰的数字中频信号I+Q*j的模 值A;
步骤230,判断步骤220计算出的模值A是否大于削峰门限值Thr,如果 是，则执行步骤240，否则执行步骤250;
步骤240，计算数字中频信号模值超过门限值Thr的部分，I。ut=I*(A-Thr)/A、 CW=Q*(A-Thr)/A,形成超限脉冲A。ut=I。ut+Q。ut*j，然后执行步骤260;
步骤250，将超限脉沖表示为A。ut=I。ut+Q。ut*j,其中I。u尸0， Q。ut=0,也就是 将此时的超限脉冲置零；
步骤260,输出超限脉冲Aout;
步骤270，读取下一时刻的数字中频信号，重复步骤220 ~步骤260的操作。 经过步骤210 ~步骤270，可以得到一个超限脉冲序列。 进一步地，在步骤210 ~步骤270所生成超限脉沖序列的基础上，步骤 130b~步骤130d对生成的超限脉冲序列分I、 Q两路分别进行处理，生成峰值 脉冲序列的流程如图3所示，对超限脉冲序列的处理是在削峰系统开始输出 超限脉冲信号并保持一段时间的输出后，开始对超限脉冲序列进行处理；对I 路和Q路的处理流程相同，其流程步骤如下
步骤310,初始化超限脉冲局部最大值记录PmK),初始化超限脉冲局部最 大值时序索引记录D^0，并计算峰值脉冲的最小时间距离S;
其中，S=「(Le。rf+l)/K] ， L,f表示用FPGA实现的对消脉冲成型滤波器阶数， K表示有K路并行的乘法器参与滤波计算，符号「,1表示向+oo方向取整；此时 间距离S表示峰值脉沖的理论计算的两个相邻非零值之间的最小时间距离，实际应用中的S的取值可大于这个最小值；
对Pm及Dm的初始化是在通信系统中的削峰系统开始工作时进行的。 步骤320，将当前处理的超限脉冲模值p与其前后紧邻的超限脉冲模值进
行比较，以判断当前超限脉冲模值p是否为局部最大值，若是，则执行步骤330,
否则执行步骤340;
这里，所述超限脉沖模值p=|A。ut|=| I。ut+Q。ut*j |。
步骤330,根据当前超限脉冲的时序索引值d,判断d-Dm是否大于步骤310 中计算出的S,如果是，则执行步骤360，否则执行步骤350;
这里，所述时序索引值d是从通信系统中的削峰系统开始工作时启动的一 个对超限脉冲信号按时间顺序进4亍编号的计数值，每过一个脉冲周期，d值自 动加l;本发明中的峰值脉冲最小时间距离S,—般是一个脉沖周期时间的倍数。
步骤340,将当前的超限脉冲置零，然后执行步骤390;
步骤350,判断当前的超限脉沖模值p是否大于Pm,如果是，则执行步骤 380,否则执行步骤370;
步骤360,保留与前一次的超限脉冲局部最大值时间距离超过S的局部最 大的超限脉沖，即将当前超限脉沖的时序索引值d赋给Dm，并将当前的超限脉 冲才莫值p赋给Pm，然后执行步骤390;
步骤370，将当前超限脉冲置零，不改变Pm及Dm，然后执行步骤390;
步骤380，将时序索引为Dm的超限脉冲置零，将当前超限脉沖的时序索引 值d赋给Dm，并将当前的超限脉冲模值p赋给Pm,然后执行步骤390;
步骤3卯，将时序索引为Ind的超限脉冲输出作为峰值脉沖。
其中，Ind=d-S, d为当前超限脉冲的时序索引值；Ind小于0时，输出峰 值脉冲为零，表明削峰系统启动后输出的峰值脉冲序列时间长度未到S的情况， 本发明的处理策略是4巴这个时间^炎的峰值脉冲置零，不对其进行滤波处理；
步骤399，处理下一个超限3永沖，重复步骤320 步骤390。
经过步骤310 步骤399,可以得到I、 Q两路峰值脉冲序列。
上述步骤210 ~步骤270、步骤310 ~步骤399生成峰值脉冲序列的效果示意图如图4所示，图4-a表示从输入的数字中频信号中找出冲莫值超过门限值Thr 的部分，然后形成超限脉冲序列，也就是步骤210~步骤270的过程，其形成 的超限脉冲序列如图4-b所示；对图4-b中的超限脉冲序列进行保留局部最大 值的操作，形成图4-c所示的脉沖序列；图4-c中，U指对超限脉沖保留局部 最大值之后形成的脉冲信号中第n个非零脉冲到第n+l个非零脉沖之间的时间 长度、Lw指第n+l个非零脉冲到第n+2个非零脉冲之间的时间长度，在此示 意图例中，假设S〉Ln, S〉Ln+1, iLS<Ln + Ln+1;对图4-c所示的脉冲序列进行
时序距离调整，形成如图4-d所示的峰值脉沖信号，图4-d中，Lm是Ln和Ln+,之和。
进一步地，图1所示步骤140的具体过程如图5所示。
将经过步骤310 ~步骤399之后，得到的I、 Q两路峰值脉冲序列，分别进 行处理。也就是对两路峰值脉冲信号，依次分配给多个乘法器，进行并行的点 乘运算。在生成超限脉冲和峰值脉冲的过程中，由于将大量的非局部最大值超 限脉冲和部分局部最大值超限脉沖置为零值，如果对这样含有大量零值的信号 进行巻积运算会出现大量的乘零操作，这样很浪费乘法器资源，所以本发明中 将峰值脉冲信号的非零部分单独挑出以便在乘法器中与滤波器系数进行点乘， 这样可以节省大量乘法器资源；所述滤波器系数保存在一个存储单元中，在用 FPGA实现的对消脉冲成型滤波器中被调用。
图5所示例子中，针对I路峰值脉冲信号，假设使用三个乘法器，编号分 别为1 ~3号乘法器，对于I路峰值脉冲信号中的三个相邻的非零峰值脉冲a、b、 c，可以用乘法器l按时序完成峰值脉冲a与滤波器系数的点乘过程，用乘法器 2按时序完成峰值脉冲b与滤波器系数的点乘过程，用乘法器3按时序完成峰 值脉冲c与滤波器系数的点乘过程，图5中L,表示a和b之间的时间长度，L2 表示b和c之间的时间长度；如果在峰值脉沖c后出现了峰值脉沖d，由于峰 值脉冲信号中两个相邻的非零脉冲之间的时间长度至少为S,脉冲d出现时进 行a与滤波器系数点乘的乘法器1应已空闲，因此可以用乘法器1按时序完成 峰值脉冲d与滤波器系数的点乘过程；依此类推，完成I路峰值脉冲与滤波器系数的点乘过程，然后将这三个乘法器的输出依照时序叠加，形成I路对消脉 沖信号。Q路对消脉沖信号的形成类似。
图5所示的点乘操作实际上是一个滤波的过程，滤除峰值脉冲信号中的带 外信号能量，生成对消脉冲信号。
将执行步骤140之后得到的I、Q两路对消脉冲信号与经过适当延时对齐时 序后的原始数字中频信号的I、 Q两路进行对消，就可以达到削峰的目的。
当然，也可以将经过第 一次削峰后的数字中频信号作为第二次削峰的输入 信号进行第二次削峰，以达到更佳削峰效果。图6是这种将第一次削峰后的数 字中频信号作为第二次削峰的输入信号进行削峰的流程示意图，如图6所示， 削峰前的数字中频信号产生对消脉沖信号后与经过时延后对齐时序的原始数字 中频信号进行对消，然后输出第一次削峰后的数字中频信号，将经过第一次削 峰后的信号作为第二次削峰的输入信号进行第二次削峰，可以得到第二次削峰 后的数字中频信号。
综上所述，本发明把对I、 Q两路数字中频信号进行削峰时的巻积运算换成 了多个乘法器并行的点乘运算，并且挑出峰值脉冲信号中的非零部分与滤波器 系数进行点乘，可以节省大量乘法器资源，而对削峰结果没有不利影响。本发 明还可以应用于正交频分复用(OFDM)系统。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
权利要求
1、一种降低数字中频信号峰均比的方法，其特征在于，该方法包括A.根据系统配置设置削峰门限值，计算需进行削峰的数字中频信号的模值；B.根据所述削峰门限值及计算得到的所述模值，对数字中频信号进行处理，生成峰值脉冲序列；C.将生成的峰值脉冲序列中的峰值脉冲依次分配给多个乘法器，进行并行的点乘运算，再将多个乘法器的输出依照时序叠加，生成对消脉冲信号；D.将对消脉冲信号与时序对齐后的原始数字中频信号进行对消，输出进行削峰后的数字中频信号。
2、 根据权利要求1所述的方法，其特征在于，步骤B所述生成峰值脉沖 序列是生成I、 Q两路峰值脉沖序列；步骤C所述生成对消脉冲信号是生成I、 Q两路对消脉冲信号。
3、 根据权利要求2所述的方法，其特征在于，步骤B所述生成峰值脉冲 序列进一步包括a. 比较所述计算出的信号模值及设置的削峰门限值，计算数字中频信号超 出削峰门限值的部分，生成超限脉沖序列；b. 保留步骤a中输出的超限脉冲序列中具有局部最大值的超限脉冲，其余 超限脉冲置零；c. 检测步骤b中保留的局部最大的超限脉冲之间的时序距离，将时序距离 在峰值脉冲最小时间距离以内的超限脉冲置零；d. 输出经过步骤c处理后的超限脉沖，分I、 Q两^各成为峰值脉冲序列。
4、 才艮据权利要求2所述的方法，其特征在于，步骤C所述进行点乘运算 之前进一步包括将峰值脉冲序列中非零峰值脉冲挑出在乘法器中与滤波器系 数进行点乘。
5、 根据权利要求1所述的方法，其特征在于，步骤D所述对消还包括将第一次削峰后的数字中频信号作为第二次削峰的输入信号进行第二次削峰。
全文摘要
本发明公开了一种降低数字中频信号峰均比的方法，该方法包括根据系统配置设置削峰门限值，计算需进行削峰的数字中频信号的模值；根据削峰门限值及计算得到的信号模值，对数字中频信号进行处理，生成峰值脉冲序列；将生成的峰值脉冲序列中的非零峰值脉冲挑出来，依次分配给多个乘法器，进行并行的点乘运算，再将多个乘法器的输出依照时序叠加，生成对消脉冲信号；将对消脉冲信号与时序对齐后的原始数字中频信号进行对消，输出进行削峰后的数字中频信号。利用本发明方法，可以在用FPGA实现对消脉冲成型滤波器时节省大量乘法器资源。
文档编号H04B7/005GK101640559SQ20081014443
公开日2010年2月3日 申请日期2008年7月31日 优先权日2008年7月31日
发明者昕 郭 申请人:中兴通讯股份有限公司