专利名称：具有可变dc增益的直接转换系统中的高效dc校准的方法和设备的制作方法
具有可变DC增益的直接转换系统中的高效DC校准的方法
和设备对相关申请的交叉引用本申请要求提交于2007年10月3日的、标题为“Method and ApparatusFor Efficient DC Calibration In A Direct-Conversion System With VariableDC Gain，，的 美国临时申请第60/977，299号的按35 USC 119 (e)规定的权益，通过引用将该申请的全部 内容合并于此。
背景技术：
直接转换接收器通常包括混合器、基带滤波器、基带可变放大器、RF可变放大器和 模数转换器。直接转换接收器与外差接收器之间的主要差异是直接转换接收器输出以DC 而不是以中频为中心的信号。图1是典型直接转换接收器的框图。Gl代表第一 RF放大器10的增益。G2代表 第二 RF放大器12的增益。混合器14提供频率变换。低通滤波器16提供频率选择性。G3 代表基带放大器18的增益。模数转换器20将它接收到的模拟信号转换成数字信号。如图2所示，信号线Sl和Ll之间的有限隔离(即，物理分离)造成混合器14中 一定量的LO泄漏，且其与经下转换得到的基带信号混合，从而在混合器14的输出端出现常 称作自混合的现象。因此，混合器14所提供的信号S3是经下转换得到的接收波形、DC分 量和高频分量的合成。这种高频分量被滤波器16滤出。信号S3的DC分量可依据放大器12的增益G2而变化。低通滤波器16也可引入 依赖于增益的DC偏移。由于ADC 20仅能处理一定的有限电压摆动，所以来自接收器的RF 和基带部分这二者的潜在很大的DC偏移可能会使ADC 20饱和。因此，为了保持进入基带 解调器的信号的完整性和动态范围，DC偏移必须在到达ADC 20之前被最小化。众所周知， 接收器常常包括模拟前端和基带解调器。这可以使用常规校准技术、通过在信号线(比如 信号线S3)中注入校正因子以消除DC偏移来实现。这种处理常称作DC校准或DC偏移校 正。然而，随着增益G2和G3的变化，期望校正因子一般也变化。这将造成信号中的扰 动，除非信号路径根据这些增益迅速调整校正因子。这可通过使用事先存储有对应于不同 增益设定的校正因子的查找表(LUT)来实现。在典型的应用中，希望消除模数转换器之前的DC偏移。在比如用于电视接收的那 些典型接收器中，使用两种已知技术来处理DC偏移。根据图3所示的第一种常规技术，对于 G2和G3之间的所有可能的增益分区进行DC偏移估算，然后将结果存储在查找表(LUT) 22 中。每当接收器改变G2或G3时，LUT 22被参考。LUT 22中的条目数因此是(G2XG3)。该 技术尽管较为直截了当但却是慢的，尤其是随着G2和G3的增益范围的变大而变慢。如果将 DC偏移估算值用硬件加以存储以提高工作速度，则半导体管芯尺寸增大，从而增加成本。参照图4，根据第二种常规技术，对于固定数目的G2、G3对进行DC偏移估算，并将 其存储在表格24中。该技术降低了硬件复杂度，但要求解调器进行动态DC偏移消除。由
4于G2和G3依据通道条件而变化，所以难以选择将DC偏移摆动保持在最小值的正确的G2 和G3对。该技术还要求DC偏移值不随增益急剧变化。
发明内容
根据本发明的一个实施例的直接转换接收器部分地包括第一查找表，第一查找 表被配置成存储第一群DC偏移值，第一群DC偏移值中的每一个DC偏移值与第一放大级的 第一群增益中不同的一个增益相关联；以及第二查找表，第二查找表被配置成存储第二群 DC偏移值，第二群DC偏移值中的每一个DC偏移值与第二放大级的第二群增益中不同的一 个增益相关联。在一个实施例中，直接转换接收器还部分地包括模数转换器(ADC)；搜索逻辑电 路，搜索逻辑电路响应于ADC并且被配置成根据第一放大级的第一所选增益并且还根据代 表由搜索逻辑电路在前一估算迭代期间估算出的DC偏移值的反馈信号来估算当前DC偏移 值；以及反馈环，反馈环响应于搜索逻辑电路并且被配置成提供由搜索逻辑电路在该前一 迭代期间估算出的DC偏移值。搜索逻辑电路还被配置成在DC偏移值的当前估算值与DC 偏移值的前一估算值之间的差小于预定阈值的情况下将DC偏移值的当前估算值存储在第 一查找表中。搜索逻辑电路还被配置成根据第二放大级的第一所选增益并且还根据代表在前 一估算迭代期间得到的第二 DC偏移的估算值的反馈信号来估算第二 DC偏移值。搜索逻辑 电路还被配置成在DC偏移值的当前第二估算值与第二 DC偏移值的前一估算值之间的差小 于预定阈值的情况下将DC偏移值的第二估算值存储在第二查找表中。在一个实施例中，直接转换接收器还部分地包括第一转换块，第一转换块被配置 成将第一查找表的每个检索到的条目转换成相关联的2的补码表示；第二转换块，第二转 换块被配置成将第二查找表的每个检索到的条目转换成相关联的2的补码表示；以及加法 器，加法器被配置成对第一转换块和第二转换块的输出求和。在一个实施例中，直接转换接 收器还部分地包括饱和逻辑块，饱和逻辑块适于使加法器的输出饱和。在一个实施例中， 直接转换接收器还部分地包括第三转换块，第三转换块适于将饱和逻辑块的输出转换成 无符号二进制数。在一个实施例中，直接转换接收器还部分地包括数模转换器(DAC)，DAC 响应于第三转换块。在一个实施例中，直接转换接收器还部分地包括滤波器，滤波器响应于DAC ；延 迟元件，延迟元件响应于ADC ；第三放大级，第三放大级耦合至第一放大级的输入端；以及 频率转换模块，频率转换模块耦合至第一放大级的输出端。根据本发明的一个实施例的估算直接转换接收器中的DC偏移的方法部分地包 括存储第一组DC偏移值，第一组DC偏移值中的每一个DC偏移值与第一放大级的第一组 增益中不同的一个增益相关联；以及存储第二组DC偏移值，第二组DC偏移值中的每一个 DC偏移值与第二放大级的第二组增益中不同的一个增益相关联。在一个实施例中，该方法还部分地包括根据第一放大级的第一所选增益并且还 根据代表在第一估算迭代期间估算出的第一估算DC偏移值的反馈信号来估算第二 DC偏移 值；在第二估算DC偏移值与第一估算DC偏移值之间的差小于预定阈值的情况下，将第二估 算DC偏移值存储在第一查找表中；以及在第二估算DC偏移值与第一估算DC偏移值之间的差大于或等于预定阈值的情况下，估算第三DC偏移值。在一个实施例中，该方法还包括根据第二放大级的第一所选增益并且还根据代 表在第一估算迭代期间估算出的第四估算DC偏移值的反馈信号来估算第五DC偏移值；在 第五估算DC偏移值与第四估算DC偏移值之间的差小于预定阈值的情况下，将第五估算DC 偏移值存储在第二查找表中；以及在第五估算DC偏移值与第四估算DC偏移值之间的差大 于或等于预定阈值的情况下，估算第六DC偏移值。在一个实施例中，该方法还包括将第一查找表的每个存储条目转换成相关联的 2的补码表示；将第二查找表的每个存储条目转换成相关联的2的补码表示；以及将存储在 第一查找表和第二查找表中的条目的2的补码表示相加以生成总和。在一个实施例中，该方法还包括使该总和饱和；将饱和的总和转换成无符号二 进制数；以及将无符号二进制数转换成模拟信号。在一个实施例中，该方法还包括对模拟 信号进行滤波；使用第二放大级放大模拟信号；将经放大的模拟信号转换成数字信号；以 及延迟数字信号。在一个实施例中，该方法还包括放大该信号，然后将其提供给第一放大 级；以及对第一放大级的输出进行频率转换。
图1是现有技术中已知的典型直接转换接收器的框图。图2示出了现有技术中已知的直接转换接收器中造成自混合的LO泄漏。图3示出了现有技术中已知的其中设置有查找表的直接转换接收。图4示出了现有技术中已知的其中设置有查找表的直接转换接收。图5A是根据本发明的一个示例实施例的、用于在校准阶段的第一部分期间对与 第一放大级相关联的DC偏移值进行校准和存储的系统配置的框图。图5B是根据本发明的另一个示例实施例的、用于在校准阶段的第一部分期间对 与第一放大级相关联的DC偏移值进行校准和存储的系统配置的框图。图6A是根据本发明的一个示例实施例的、用于在校准阶段的第二部分期间对与 第二放大级相关联的DC偏移值进行校准和存储的系统配置的框图。图6B是根据本发明的另一个示例实施例的、用于在校准阶段的第二部分期间对 与第二放大级相关联的DC偏移值进行校准和存储的系统配置的框图。图7是根据本发明的一个实施例的在校准阶段期间被执行以将DC偏移值存储在 一群查找表中的步骤的流程图。图8是根据本发明的一个实施例的无线通信接收器的多个块。
具体实施例方式根据本发明的一个实施例，与无线通信系统的两个或更多放大级所关联的多个增 益组合相对应的DC偏移被高效地估算并存储在相关联的查找表中。存储的值此后在接收 器的正常工作期间使用。根据本发明的一个实施例，由此无需对于增益的每种可能的组合 穷举地确定DC偏移。例如，假设要对与一对放大级相关联的增益G2和G3进行DC补偿。 根据本发明的一个实施例，需要G2+G3次迭代和G2+G3个存储位置，从而显著减少实施所需 的时间和存储器。相比之下，如图3所示，常规系统需要DC校准算法的G2XG3次迭代以及G2XG3个存储单元。在校准阶段期间，查找表被填充有对应的与设置在接收器中的两个或更多放大级 相关联的DC偏移值。图5A是根据本发明的一个示例实施例的、用于在校准阶段的第一部 分期间对与放大级相关联的DC偏移值进行校准和存储的系统配置100的框图。在校准阶 段的第一部分期间，与放大器12的增益G2相关联的DC偏移值被估算并存储在LUT 34中。 在校准阶段的第二部分期间，与放大器18的增益G3相关联的DC偏移值被估算并存储在 LUT 42中。假设放大器10具有增益Gl。在校准阶段的第一部分期间，增益G3和Gl被设定为固定值，且增益G2在期望范 围内变化以使得LUT 34能够被填充。在一个实施例中，在校准阶段的第一部分期间，在估 算与G2、G3相关联的DC偏移值时，LUT 42可被初始化为与DAC 20的中点输出相对应的值。 在第一和第二校准阶段期间，使用开关Si，使得前端低噪声放大器LNA 150从系统100去耦 合。这使得信号路径Sl从天线102去耦合，从而防止任何进入的RF信号干扰DC校准。参照图5A，系统100被示出为还部分地包括混合器14、低通滤波器16、模数转换 器(ADC) 20、延迟元件30、二进制搜索逻辑块32、LUT 34、被配置成将接收到的二进制数转 换成它的2的补码表示的第一转换逻辑块36、加法器38、饱和逻辑块44、被配置成将饱和逻 辑块44的输出转换成无符号数的第二转换逻辑块46、数模转换器(DAC) 48、以及被配置成 将它从LUT42接收到的DC偏移值转换成相关联的2的补码表示的第三转换逻辑块40。尽 管本发明是参照每个都存储并提供与放大级相关联的DC偏移增益的一对LUT进行说明的， 但是应当理解在其它实施例中，可以使用两个以上的LUT，其中每个LUT存储并提供与两 个以上的放大级中不同的一个放大级相关联的数据。放大器12适于放大它从放大器10接收到的信号，并将经放大的信号提供给频率 转换模块14。频率转换模块14在本示例实施例中被示出为混合器，并且适于转换它接收 到的信号的频率。滤波器16适于滤出它从混合器14接收到的信号的非期望频谱。滤波器 16的输出信号被放大器18放大，并随后被ADC 20数字化。延迟元件30使得ADC 20的输 出能够稳定，然后将该输出提供给搜索逻辑电路32。搜索逻辑电路32识别与它从延迟元件 30接收到的二进制值相关联的LUT 34中的条目。LUT 34中被这样识别的条目被第一转换 逻辑块36转换成对应的2的补码表示，并被提供给加法器38。存储在LUT 42中的G3的初 始化值被第三转换逻辑块40转换成对应的2的补码，并被提供给加法器38。在校准阶段的第一部分期间，当Gl和G3值维持恒定时，利用每个新的所选G2值， 新的DC偏移值被添加至LUT 32。重复该处理，直到LUT 32被填满为止。为了填充LUT 34， 搜索逻辑电路32使用由ADC 20提供的二进制值并根据DC偏移数的预期变化范围来估算 DC偏移数。使用包括第一逻辑块36、第二逻辑块44、第三逻辑块46、加法器38和DAC 48 的反馈环，估算出的DC偏移数被反馈到搜索逻辑电路32。如图5中所示，DAC 48的输出被 提供给滤波器16。搜索逻辑电路32持续修改它估算出的值，直到它估算出的值与它经由 反馈路径接收到的值之间的差下降到预定值以下为止。换言之，搜索逻辑电路30在每次迭 代期间试图使它在前一迭代周期期间估算出的值与它估算出的新值之间的差最小化，直到 这两个估算值之间的差收敛并变得小于预定阈值为止。在一个实施例中，该阈值可设定为 二进制值零。在一个例子中，在估算值与反馈值之间的差变得小于预定阈值之前，需要进行 7-10次迭代。在一些实施例中，搜索逻辑电路32被配置成进行二进制搜索。在其它实施例中，搜索逻辑电路32进行线性搜索等。为了确保LUT 34和42所提供的数的由加法器38生成的总和不超过当DAC 48是 真二进制DAC时DAC 48的位宽，LUT 34和42所提供的值首先被转换成它们所关联的2的 补码表示。第一转换块36将它从LUT 34接收到的二进制数据转换成相关联的2的补码形 式。同样地，第三转换块40将它从LUT 34接收到的二进制数据转换成相关联的2的补码 形式。加法器38被配置成将转换块36、40的输出相加并将该总和递送给饱和逻辑电路44。 饱和逻辑电路46通过确保该二进制总和不包括比它接收到的数更多的位来使该二进制总 和饱和。例如，假设转换块36和40都提供4位数。这两个数的由加法器38生成的总和可 能超过4位并造成DAC 48不正确地工作。为了防止这一点，饱和逻辑电路44通过例如限 制加法器38可生成的最大值或通过丢弃进位(carry-over)位来维持饱和逻辑电路44从 加法器38接收到的总和。例如，如果转换块36和40都是4位逻辑块，则它们的由加法器 38生成的总和被维持在最大二进制数1111。饱和逻辑块44的输出被转换成无符号二进制 数以使得DAC 48能够处理操作的结果。图5B是根据本发明的另一个示例实施例的、用于在校准阶段的第一部分期间对 与放大级12相关联的DC偏移值进行校准和存储的系统配置200的框图。除了系统配置 200中的DAC 148是2的补码DAC类型以外，系统配置200与系统配置100相似。相应地， 系统200不包括用以将存储在LUT34和42中的条目转换成它们各自的2的补码表示的任 何逻辑块。系统200也不需要用以将带符号的二进制数转换成无符号二进制数的逻辑块。图6A是根据本发明的一个示例实施例的、用于在校准阶段的第二部分期间对与 放大器18相关联的DC偏移值进行校准和存储的系统配置300的框图。除了在系统300中 通过改变G3值获得的DC偏移值被用来填充LUT 42以外，系统300与系统100相似。相应 地，在系统300中，LUT 42耦合在搜索逻辑电路32与第一转换逻辑块36之间。在校准阶 段的第二部分期间，增益G2和Gl被设定为固定值，且增益G3在期望范围内变化。对于G2 的所选恒定值以及G3的一群所选值中的每一个值，在LUT 42中存储条目。LUT 42中的每 个条目对应于与增益G3的不同值相关联的DC偏移校正数。图6B是根据本发明的另一个示例实施例的、用于在校准阶段的第二部分期间对 与放大器18相关联的DC偏移值进行校准和存储的系统配置400的框图。除了系统配置 400中的DAC 148是2的补码DAC类型以外，系统配置400与系统配置300相似。相应地， 系统配置400不包括用以将存储在LUT 34和42中的条目转换成它们各自的2的补码表示 的任何逻辑块。系统配置400也不需要用以将带符号的二进制数转换成无符号二进制数的 逻辑块。如上所述，LUT 34被填充有与增益G2相关联的DC偏移校正数，而增益G3 (及其 LUT 42指针)被维持于任意恒定值(例如其最大增益值)。此后，LUT 42被填充有与增益 G3相关联的DC偏移校正数，而增益G2(及其LUT 34指针)被维持于任意恒定值。应理解， LUT 34和42被填充的次序可以改变。此外，可以使用更多表格和校准阶段以类似方式提供 额外的增益级。在DAC 48中使用的位数可能取决于多个因素，比如存在于接收器中的DC 偏移的幅度。图7是根据本发明的一个实施例的在校准阶段期间被执行以将DC偏移值存储在 一群LUT中的步骤的流程图700。将LUT条目初始化702为已知值，比如DAC的中间工作点。为了生成704与放大(增益)级i相关联的DC偏移校准值，将所有其它级的增益设定 706为已知值。在一些实施例中，这些已知值可以是它们各自级的最大增益。随后，正被校 准的放大级i的增益从最小值递增地变成最大值708。对于级i的每个增益，执行710校准 处理以迭代地估算对应的DC偏移值。在估算出的DC偏移值满足预定条件之后，将其存储 712在相关联的LUT条目中。此后，改变714级增益，并重复该处理，直到对于级i的每个 增益在相关联的LUT i中存储了条目为止。然后，继续716下一级i+Ι的校准，并重复该处 理，直到估算了与每个放大级的每个所选增益相关联的DC偏移值并将其存储在对应的LUT 条目中为止。图8是根据本发明的一个实施例的接收器的一部分的框图。LUT 34和42包含分 别与放大级12和18相关联的估算出的DC偏移值。如上面详细说明的那样，在DC偏移校 准阶段期间存储LUT 34和42中的条目。在校准阶段之后，前端LNA 150经由开关Sl耦合 至放大器10。对于根据信号A选择的放大器12的每个增益，从LUT 34中检索对应的DC偏 移值并将其递送给转换逻辑块40。换言之，随着使用信号A而使放大器12的增益变化，从 LUT34中检索不同的值来补偿由放大器12的变化的增益造成的任何所得DC偏移改变。同 样地，对于根据信号B选择的放大器18的每个增益，从LUT 42中检索对应的DC偏移值并 将其递送给转换逻辑块36。换言之，随着使用信号B而使放大器18的增益变化，从LUT 42 中检索不同的值来补偿由放大器18的变化的增益造成的任何所得DC偏移改变。使用逻辑转换块40将从LUT 34中检索到的DC偏移值转换成它的2的补码表示。 同样地，使用逻辑转换块36将从LUT 42中检索到的DC偏移值转换成它的2的补码表示。 加法器38对逻辑块36和40的输出求和并将该总和提供给饱和块44。由饱和块44提供的 饱和的总和被转换成无符号二进制数并被递送给DAC 48。DAC 48将接收到的无符号数转 换成模拟信号并将其提供给将混合器14耦合至滤波器16的信号路径S3。本发明的以上实施例是说明性的而不是限制性的。各种替代设置和等价设置是可 能的。本发明不受放大级或查找表的数目的限制。本发明不受可设置本发明的集成电路的 类型的限制。本发明也不限于可用来制造本发明的例如CMOS、双极或BICMOS等工艺技术的 任何具体类型。其它添加、删减或修改鉴于本发明是明显的，并意在落入所附权利要求的范 围内。
权利要求
一种直接转换接收器，包括第一查找表，所述第一查找表被配置成存储第一群DC偏移值，所述第一群DC偏移值中的每一个DC偏移值与第一放大级的第一群增益中不同的一个增益相关联；以及第二查找表，所述第二查找表被配置成存储第二群DC偏移值，所述第二群DC偏移值中的每一个DC偏移值与第二放大级的第二群增益中不同的一个增益相关联。
2.根据权利要求1所述的直接转换接收器，还包括 模数转换器(ADC)；搜索逻辑电路，所述搜索逻辑电路响应于所述ADC并且被配置成根据所述第一放大级 的第一所选增益并且还根据代表由所述搜索逻辑电路在前一估算迭代期间估算出的DC偏 移值的反馈信号来估算当前DC偏移值；以及反馈环，所述反馈环响应于所述搜索逻辑电路并且被配置成提供由所述搜索逻辑电路 在所述前一迭代期间估算出的所述DC偏移值，所述搜索逻辑电路还被配置成在所述DC偏 移值的所述当前估算值与所述DC偏移值的所述前一估算值之间的差小于预定阈值的情况 下将所述DC偏移值的所述当前估算值存储在所述第一查找表中。
3.根据权利要求2所述的直接转换接收器，其中所述搜索逻辑电路还被配置成根据所 述第二放大级的第一所选增益并且还根据代表在前一估算迭代期间得到的第二 DC偏移的 估算值的反馈信号来估算所述第二 DC偏移值，所述搜索逻辑电路还被配置成在所述DC偏 移值的当前第二估算值与所述第二 DC偏移值的前一估算值之间的差小于所述预定阈值的 情况下将所述DC偏移值的所述第二估算值存储在所述第二查找表中。
4.根据权利要求3所述的直接转换接收器，还包括第一转换块，所述第一转换块被配置成将所述第一查找表的每个检索到的条目转换成 相关联的2的补码表示；第二转换块，所述第二转换块被配置成将所述第二查找表的每个检索到的条目转换成 相关联的2的补码表示；以及加法器，所述加法器被配置成对所述第一转换块和所述第二转换块的输出求和。
5.根据权利要求4所述的直接转换接收器，还包括 饱和逻辑块，所述饱和逻辑块适于使所述加法器的输出饱和。
6.根据权利要求5所述的直接转换接收器，还包括第三转换块，所述第三转换块适于将所述饱和逻辑块的输出转换成无符号二进制数。
7.根据权利要求6所述的直接转换接收器，还包括 数模转换器(DAC)，所述DAC响应于所述第三转换块。
8.根据权利要求7所述的直接转换接收器，还包括 滤波器，所述滤波器响应于所述DAC。
9.根据权利要求8所述的直接转换接收器，还包括 延迟元件，所述延迟元件响应于所述ADC。
10.根据权利要求9所述的直接转换接收器，还包括第三放大级，所述第三放大级耦合至所述第一放大级的输入端；以及 频率转换模块，所述频率转换模块耦合至所述第一放大级的输出端。
11.一种估算直接转换接收器中的DC偏移的方法，所述方法包括2存储第一群DC偏移值，所述第一群DC偏移值中的每一个DC偏移值与第一放大级的第 一群增益中不同的一个增益相关联；以及存储第二群DC偏移值，所述第二群DC偏移值中的每一个DC偏移值与第二放大级的第 二群增益中不同的一个增益相关联。
12.根据权利要求11所述的方法，还包括根据所述第一放大级的第一所选增益并且还根据代表在第一估算迭代期间估算出的 第一估算DC偏移值的反馈信号来估算第二 DC偏移值；在所述第二估算DC偏移值与所述第一估算DC偏移值之间的差小于预定阈值的情况 下，将所述第二估算DC偏移值存储在第一查找表中；以及在所述第二估算DC偏移值与所述第一估算DC偏移值之间的所述差大于或等于所述预 定阈值的情况下，估算第三DC偏移值。
13.根据权利要求12所述的方法，还包括根据所述第二放大级的第一所选增益并且还根据代表在第一估算迭代期间估算出的 第四估算DC偏移值的反馈信号来估算第五DC偏移值；在所述第五估算DC偏移值与所述第四估算DC偏移值之间的差小于所述预定阈值的情 况下，将所述第五估算DC偏移值存储在第二查找表中；以及在所述第五估算DC偏移值与所述第四估算DC偏移值之间的所述差大于或等于所述预 定阈值的情况下，估算第六DC偏移值。
14.根据权利要求13所述的方法，还包括将所述第一查找表的每个存储条目转换成相关联的2的补码表示； 将所述第二查找表的每个存储条目转换成相关联的2的补码表示；以及 将存储在所述第一查找表和所述第二查找表中的所述条目的2的补码表示相加以生 成总禾口。
15.根据权利要求14所述的方法，还包括 使所述总和饱和。
16.根据权利要求15所述的方法，还包括 将饱和的所述总和转换成无符号二进制数。
17.根据权利要求16所述的方法，还包括 将所述无符号二进制数转换成模拟信号。
18.根据权利要求17所述的方法，还包括 对所述模拟信号进行滤波。
19.根据权利要求18所述的方法，还包括 使用所述第二放大级放大所述模拟信号；将经放大的所述模拟信号转换成数字信号；以及延迟所述数字信号。
20.根据权利要求19所述的方法，还包括放大所述信号，然后将其提供给所述第一放大级；以及 对所述第一放大级的输出进行频率转换。
全文摘要
一种无线通信接收器包括一群查找表，其中每个查找表存储与设置在该无线通信接收器中的放大级的增益相关联的一群DC偏移值。在校准阶段期间估算用于每个查找表的条目。在该校准阶段期间，对于放大级的每个所选增益，搜索逻辑电路估算当前DC偏移数并将其与被反馈到搜索逻辑电路的前一DC偏移估算值相比较。如果当前估算值与前一估算值之间的差小于预定阈值，则当前估算值被视为与放大级的所选增益的DC偏移相关联，并被存储在查找表中。对于每个感兴趣的放大级的每个所选增益重复该处理，直到各查找表被填满为止。
文档编号H04B1/06GK101919167SQ200880118041
公开日2010年12月15日 申请日期2008年10月2日 优先权日2007年10月3日
发明者安迪·罗, 柯蒂斯·林, 泰特·塞达洛 申请人:迈凌有限公司